微波锁相环中取样鉴相器

本文阐述了一种用于微波频段的取样鉴相器的工作原理，并对它进行了详尽的分析。讨论了脉冲宽度对鉴相器在Ｘ波段及其以下波段及其以下波段均有鉴相输出。     

鉴相器及其集成

本文简述了鉴相器的作用、功能和分类；详述了理想乘法器和吉尔伯特乘法器单元电路的工作原理及其鉴相特性；介绍了几种可资采用的集成鉴相器的外围电路、特点、主要技术特性及目前的研制动向。     

脉冲取样锁相环的相位噪声传递特性

本文阐述的是把振荡器的频率稳定问题,区分为:决定振频参量变化引起的频率变化,振荡系统中电噪声对已产生振荡信号的调制。讨论了受到电噪声调制的信号经取样保持后的变化,得到了包含这一变化的取样锁相环的闭环传递函数,揭示了取样锁相环具有对参考信号相位噪声全不通、对VCO相位噪声全通的特性。     

预充电型鉴频鉴相器pt-PFD的分析与改进

图1中的pt-PFD是人们在1995年提出来的[1],然而至今,几乎所有的文献(包括原文献[1])都认为这种pt-PFD在零相差附近存在死区.笔者通过分析发现这个死区是可以通过合理地设计电路中的器件尺寸来去除.本文先对pt-PFD的工作原理作了详细的分析,并推导出了去除死区的方法.文章最后还给出了基于HSPICE的仿真结果.     

具有多电平量化鉴相器的全数字锁相环

本文介绍一种实用的全数字锁相环方案。该方案采用多电平量化鉴相器以及可变复位徘徊滤波器,从而具有同步建立时间短、同步精度高等特点。文中简述了它的工作原理,并对环路性能进行了分析。     

一种新型的高性能鉴频鉴相器

文章在常用的几种数字PFD的性能缺陷分析基础上，通过对原有鉴频鉴相器的电路结构进行重新设计，提出了一种新型的无“过充”的预充式边沿触发的鉴频鉴相器，该电路可以实现鉴相性能无“死区”，具有优良的鉴频鉴相线性度和较高的鉴频鉴相灵敏度，电路结构相对简单。电路设计基于1^#SILICON 2．5V 0．25μmCMOS工艺。用Hspice对电路进行仿真，结果显示电路可以工作在1GHz以上频率的应用环境下。相比已有的几种常用鉴频鉴相器，该电路综合性能优越。     

一种基于ADS和Matlab的锁相环电路设计方法

研究了基于ADS的锁相环电路的设计,针对该软件对仿真输出数据处理能力不足的问题,提出了一种利用Matlab对ADS仿真输出数据进行进一步处理的方法,通过对基于锁相环的线性调频信号产生电路的设计和仿真,证明了该方法的可行性和实用性。     

基于双向输入型鉴相器锁相环技术的光时钟恢复系统

介绍了一类基于双向输入型鉴相器锁相环技术的时钟恢复系统。分别讨论了基于对称和非对称输入型鉴相器的时钟恢复实现方案,并提出了一种基于对称输入型鉴相器锁相环技术的解复用分离型时钟恢复方案。     

基于ADS软件的脉冲电路设计

基于电容微分结构设计脉冲产生电路。利用ADS软件对电路进行仿真和优化,脉冲宽度为1．5ns。对电路进行调试得到的结果与仿真结果基本一致。     

用于锁相环快速锁定的鉴频鉴相器设计

针对鉴频鉴相器(PFD)的盲区现象对锁相环路的锁定速度的影响,设计了一种PFD结构,可以实现锁相环路的快速锁定。该结构在传统PFD的基础上,利用内部信号的逻辑关系进行逻辑控制,其输出特性呈现非线性;在输入相位差大于π时,抑制了复位脉冲的产生,避免了输入时钟边沿的丢失,有效消除了盲区,加快了锁相环的锁定速度。设计采用SMIC 0.18μm标准CMOS工艺,采用全定制设计方法对该PFD结构进行了设计、仿真分析和验证。结果表明,采用该PFD结构的锁相环,在400 MHz工作频率下锁定时间为2.95μs,锁定速度提高了34.27%。     

基于双环X波段低相噪频率合成器的设计与实现

基于相位噪声特性,对数字锁相式频率合成器进行了研究和分析。在对比传统单环锁相技术的基础上,介绍了一种双环技术的X波段低相噪锁相式频率合成器。在满足小频率步进、低杂散的情况下,设计所得到的X波段频率合成器其绝对相位噪声≤-100 dBc/Hz@1 kHz。     

基于ADS1278的高精度微应变信号采集系统

以24位工业模数转换器ADS1278为核心,设计了一个高精度微应变信号采集系统,给出对应的前端调理电路和数字采集模块等.模拟测试结果显示,该系统方案可行,可有效采集微应变信号,已成功应用于桥梁振动检测等产品.     

基于DDS激励PLL宽带低杂散频率合成器

在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PLL技术实现的宽带频率合成器,可有效改善杂散抑制指标。设计所得到频率合成器频率范围为4 GHz~8 GHz,步进为100 kHz,杂散抑制指标可以满足全频段≤-70 dBc。     

一种低附加相位噪声的频率合成方法

频率源的相位噪声水平直接制约雷达的性能上限,因而低相噪频率合成技术是高性能雷达系统的一项关键技术。现有低相噪频率合成方法常用高次倍频实现,整体性能上严重依赖于低相噪晶振,成本一直居高不下。对此,提出一种低附加相位噪声频率合成方法,即采用最小化链路上附加相位噪声的技术,用普通恒温晶振级联低相噪放大器、梳状谱发生器和锁相环,最终实现低相位噪声的频率合成。实测数据表明,本文方法以100 MHz普通恒温晶振为参考,积分区间[1 kHz, 30 MHz]的时间抖动为11 fs,频率合成在5.8 GHz载波的相位噪声为-119 dBc/Hz@1 kHz,积分区间[1 kHz, 30 MHz]的时间抖动为13.7 fs,总附加时间抖动为8.17 fs,附加相位噪声仅1.9 dB,达到了业界领先水平,能够有效提升毫米波雷达系统的成像性能,优于传统频率合成方法。     

EBPSK载波同步中的相位误差分析

载波同步是通信中的重要环节。该文分析了EBPSK载波同步中的相位误差。首先在包含窄带高斯噪声的条件下,通过建立锁相环线性化模型,推导了EBPSK载波恢复中的输出相位噪声方差;其次在相同的参数条件下,与BPSK的平方环和Costas环输出相位噪声方差进行对比,给出了不同输入信噪比和环路带宽下的仿真结果。研究表明,在EBPSK占空比1:9,相位跳变/4,输入信噪比小于6 dB时,恢复出的载波要比BPSK更加精确。     

脉冲抽样法测量低频相位差

介绍了一种用脉冲抽样法测量低频相位差的技术。这种技术以可编程逻辑门阵列(FPGA)和单片机为核心,测量的精度达到0.1°。和传统的测相法比较,这种测量方法最大的优点是省去了大量的硬件电路,特别是省去了对速度和漂移特性要求苛刻的整形电路,也省去了鉴相电路、大小相角判别电路,只需增加一个抽样保持电路,给设计、调试带来了方便,而且,这种测量没有传统意义的幅相误差,给整机性能的稳定性和一致性带来了好处。     

基于CORDIC算法的GPS载波跟踪环鉴相器的设计

提出了一种实现GPS载波跟踪环鉴相器的方法,该方法采用CORDIC算法来实现用于鉴相的arctan函数.同时,给出了这种基于CORDIC算法的硬件实现的结构和相应的仿真结果.这种算法结构简单,只需要采用加法和移位操作即可,非常易于硬件实现,并且其仿真结果可以达到GPS的要求.     

用于检测调谐回路的鉴相器分析设计

鉴相器在调谐回路的检测中具有非常重要的作用。分析了二极管平衡鉴相器电路及其相应取样电路的工作原理。针对该电路的不足,提出了新的解决方案及元器件参数的设计方法。该方案以乘法器和低通滤波器为鉴相器的核心电路。实验结果表明,该方案能方便地调节取样信号的幅度,能精确地检测出失谐电路的失谐状态,并输出相应的电压信号。     

C波段频率合成器的设计

在分析常规数字锁相环路基础上,利用数字锁相混频环电路实现了C波段快速低相噪宽带频率合成器的设计,并进行了理论分析。给出的研制模块的指标测试结果,验证了理论分析的正确性。