一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

32位无符号并行乘法器的设计与实现

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。     

异步子字并行乘累加单元的设计与实现

异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。     

一种64位Booth乘法器的设计与优化

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。     

基于子字并行的串行图像处理算法表示方法

多媒体应用程序的一个最突出的特点就是其内在的并行性,要求同时对多个数据单元进行相同的规则操作,这种并行性被称为子字并行。如何让编译器产生有效的并行代码,如何从普通的串行C程序中识别出子字并行指令,是一个前沿性的研究课题。提出了一种用于实现对串行源代码进行显式表示的方法,该方法对数字信号处理领域常用的同步数据流图方法进行改进,结合模式匹配技术,着眼于内层循环,通过扩展规范的模式库,对带模式识别的数据流、控制流进行分析,能够从串行应用程序中自动地提取其固有的子字并行,得到显式的并行化中间表示,基于这种数据流图表示,采用改进的树模式匹配实现子字并行指令选择和代码生成。实验测试表明了该方法的有效性。     

一种基于代价子图的子字并行指令选择算法

子字并行能够充分利用多媒体算法的数据精度小、内部循环处理形式规则的特点,是加速多媒体处理的有效方式。然而,如何充分挖掘多媒体应用中的子字并行仍然是一个难题。本文说明传统的并行技术可以有效地开发循环中的子字并行性,同时提出一种基于代价子图的子字并行指令自动识别的方法。与其他方法相比,该方法利用代价模型对子子字并行指令选择进行定量评估。本文在TTA体系结构框架下实现了这一方法。实验结果表明,该方法可以充分地提取循环中的子字并行性。     

子字并行加法器的研究与实现

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。     

一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。     

高性能子字并行运算单元的设计与实现

通过硬件共享的方式实现一套高性能子字并行运算单元,运算单元采用流水线设计,可以一个周期进行1个64-bit、2个32-bit、4个16-bit或8个8-bit定点运算,1个双精度或2个单精度浮点运算。运算单元采用Verilog HDL设计,在0.18 μm 标准CMOS工艺库下实现,并针对实际多媒体应用程序基于ESCA系统进行性能评测。实验结果表明,该运算单元可以在硬件开销和性能上获得较好的平衡。     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

一种改进数据流图的子字并行程序表示方法

论文致力于对图像处理算法的串行C程序进行子字并行分析,并重定向到带有多媒体扩展的通用处理器和多媒体专用嵌入式微处理器。图像处理算法的特点决定其是内在可并行的,这种并行粒度介于数据并行(DLP)和指令级并行(ILP)之间,称之为子字并行。但是,当前的编译技术很难充分挖掘和定位程序基本块内的子字并行,对此设计了一种基于流图程序表示的编译方法,能够从串行程序中显式地定位子字并行。扩展了编译器的功能,增加了特定的模式库,基于模式识别的控制流和数据流分析后,产生特定的子字并行流图(SWFG,Sub-WordFlowGraph),并将该图作为中间表示,提供给子字并行指令选择,进而实现有效的子字并行代码产生。     

一类有限域的高效部分并行乘法器

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。     

基于CSD编码的16位并行乘法器的设计

文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少.该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的.     

基于改进的BOOTH编码的高速32×32位并行乘法器设计

采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。     

基为64的可扩展模乘法器设计

针对Tenca提出的基为8的Montgomery模乘器,采用基为64的改进设计,使其在不同运算长度下,运算速度比Tenca的设计平均提高了48％.同时对硬件设计进行了优化,缩短了关键路径的延迟.该设计具有良好的可扩展性,能够支持任意位数的模乘运算,可广泛应用于不同性能和面积需求的公钥密码协处理器设计.     

支持媒体处理的子字绝对值单元设计与实现

子字并行结构的计算单元是提高多媒体应用程序性能的有效方式.研究和实现了支持子字并行的32位绝对值单元,并优化了该单元的关键路径.从时序,面积等方面对三种设计方案进行了分析比较.结果表明经过优化的子字并行绝对值单元在保证面积大小的同时,减小了整个单元的延时.     

基于Pezaris算法的流水线阵列乘法器设计

介绍了补码阵列乘法器的Pezaris算法。为提高运算速度,利用流水线技术进行改进,设计出流水线结构阵列乘法器,使用VHDL语言建模,在Quartus II集成开发环境下进行仿真和功能验证。     

基于跳跃式Wallace树的低功耗32位乘法器

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18 μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。     

一种32位全定制高速乘法器设计

对乘法器的多种实现方式作了综合比较，分析并实现了一种32位全定制高速乘法器，该乘法器与Synopsys Design Ware相应的乘法器相比速度快14％左右．最后对ASIC设计者选择不同用途的乘法器提供了相应的准则．