串行传输中数据恢复算法的研究与仿真

为实现传感器网络测试系统内部的串行通信,提出一种基于过采样技术的串行数据恢复算法。在分析时钟数据恢复的基础上,论证收发时钟频差对相位检测与数据判别的影响,给出解决方法,并对该串行互连技术的性能参数进行探讨。以串行接口引擎为对象,采用SystemC类库对数据恢复算法进行建模和模型测试。理论与测试结果表明,时钟频差在3%内该算法可实现对串行数据流的恢复。     

基于过采样CDR的4B/5B编码的设计与实现

为改善IEEE1394b串行总线上传输信息的可靠性,满足设计需求的误码率,其关键在于数字通信系统中串行传输数据编码方式的选择。对此,采用4B/5B编码方式,并给出一种过采样技术的时钟数据恢复的方法对4B/5B进行编译码。首先对过采样技术的时钟数据恢复方法过程进行讨论,指出恢复数据时钟是设计的难点。在此基础上建立总体设计框架,从而提高数据传输效率。通过应用Altera公司CycloneⅢ系列的FPGA芯片,在开发软件QuartusⅡ上实现4B/5B编译码仿真。最后给出仿真波形,验证在过采样技术的时钟数据恢复的方法下的编码方式的可实现性和可靠性。     

DVI接口的TMDS链路通讯中抖动问题研究

DVI接口的数据传输信号频率已接近微波波段,在如此高速串行数据通讯中会表现出典型的抖动效应。DVI接口电路设计中抖动是DVI接口的TMDS链路通讯的最为关心的问题之一,本文从TMDS连路结构及时钟同步与数据恢复两个方面对链路的抖动问题进行研究,并给出一些解决方案。     

高效8倍过采样异步串行数据恢复

异步串行数据接口要求接收器恢复数据,方式是对比特流进行检查,并在所发送数据未附带时钟时确定每个位的采样位置。传统的采样数据恢复方法是利用多时钟相位法,此方法利用两个或两个以上的DCM来产生时钟相位,会产生抖动容限的降低,影响采样精度。使用Virtex-4和Virtex-5器件中各IOB内置的IDELAY资源来实现用于异步串行比特流的高效高性能8倍过采样器。相比用多个DCM生成时钟相位时,这种技术可以提供比多时钟相位法更高的采样精度。     

前馈环形振荡器的结构与相位噪声研究

基于高速串行通信系统中锁相环和时钟数据恢复电路的需求,研究了前馈环形振荡器的结构与工作原理;在传统结构的基础上,将前馈路径耦合至主路径反相器的源极,可以提高输出信号的边沿速率;最后基于Hajimiri模型的脉冲灵敏度函数进行分析,提出的结构有效降低了热噪声和闪烁噪声的引入.在28 nm CMOS工艺下设计了单源极前馈型...     

20GSa/s高速采集模块设计与实现

现代电子信号测试带宽已超过吉赫兹,对采样率达几十吉赫兹的高速数据采集与存储提出更高的要求,而现有的模拟数字转换(ADC)芯片只有几个吉赫兹的采集速率,不能直接满足对于超高采样速率的需求;文中提出了基于多片ADC并行交叉采样的20GSa/s高速采集与存储的设计方案,重点介绍了20GSa/s高速交叉采样的实现方式及误差来源和误差校准、交叉采样需要高速时钟的相位校准设计及具体校准方式、不同时钟域下160Gbps高速采集数据存储等核心技术,利用现有的高速ADC,最终实现了高达20GSa/s的数据采集与实时存储。     

一种基于lvds接口的时钟恢复电路实现

本文设计了一种基于时间过采样结构的时钟恢复方案,在EP2C20 FPGA平台基于LVDS信道实现了数据流编解码和收发接口相应功能,通过5倍速同频高速采样检测数据边沿,通过这种结构,能够彻底消除在信道传输过程中叠加的数据抖动,从而消除毛刺干扰,并在接收侧同步恢复出发送端同相时钟,保证对发送端的跟踪性能.     

2GHz的超高速数据采集系统设计与实现

针对合成孔径雷达对超高速率效据采集系统的需要,研制了一款采样率高达2GHz的数据采集系统。该系统采用了片同步技术实现了采样后高速数字信号的可靠锁存,采用高精度的时钟管理芯片和设计合理的时钟路径对时钟抖动做了严格控制。测试结果表明该系统在2GHz采样率时有效位数大于6比特,实现了在高速采样的同时达到较高分辨率的要求。     

硬盘数据丢失恢复软件的设计与实现

针对硬盘数据被误删之后数据恢复难度较大的现实状况,本论文详细探讨研究了数据恢复的方法,首先简要分析了数据存储的基本原理,在此基础上重点探讨研究了硬盘数据丢失后的恢复方法,分析了数据删除原理及系统文件分配表的机制,结合删除原理及文件分配机制提出了数据恢复的方案思路,对于进一步提高数据删除后的恢复应用水平具有较好的实用价值及指导意义。     

事件驱动的微服务调用链路数据动态采集方法

微服务调用链路数据是微服务应用系统日常运行中产生的一类重要数据,它以链路形式记录了微服务应用中一次用户请求对应的一系列服务调用信息。由于系统的分布性,微服务调用链路数据产生在不同的微服务部署节点,当前对这些分布数据的采集一般采用全量采集和采样采集两种方法。全量采集会产生较大数据传输和数据存储等成本,而采样采集则可能会漏掉关键的链路数据。因此,提出一种基于事件驱动和流水线采样的微服务调用链路数据动态采集方法,并基于开源软件Zipkin设计实现了一个微服务调用链路数据动态采集系统。该系统首先对不同节点符合预定义事件特征的链路数据进行流水线采样,即数据采集服务端只在某节点产生事件定义的数据时对所有节点采集同一链路数据;同时,针对不同节点的数据产生速率不一致问题,采用基于时间窗口的多线程流式数据处理和数据同步技术实现不同节点的数据采集和传递;最后,针对各节点链路数据到达服务端先后顺序不一的问题,通过时序对齐方式进行全链路数据的同步和汇总。在公开的微服务调用链路数据集上的实验结果表明,相较于全量采集和采样采集方法,所提方法对于包含异常、慢响应等特定事件的链路数据具有采集准确性高、效率好的效果。     

High-speed,fixed-latency serial links with Xilinx FPGAs简

High-speed, fixed-latency serial links find application in distributed data acquisition and control systems, such as the timing trigger and control （TTC） system for high energy physics experiments. However, most high-speed serial transceivers do not keep the same chip latency after each power-up or reset, as there is no deterministic phase relationship between the transmitted and received clocks after each power-up. In this paper, we propose a fixed-latency serial link based on high-speed transceivers embedded in Xilinx field programmable gate arrays （FPGAs）. First, we modify the configuration and clock distribution of the transceiver to eliminate the phase difference between the clock domains in the transmitter/receiver. Second, we use the internal alignment circuit of the transceiver and a digital clock manager （DCM）/phase-locked loop （PLL） based clock generator to eliminate the phase difference between the clock domains in the transmitter and receiver. The test results of the link latency are shown. Compared with existing solutions, our design not only implements fixed chip latency, but also reduces the average system lock time.     

基于PCI的双通道高速数据采集累加系统

介绍了一种基于PCI的双通道高速数据采集累加系统。它能够在高速采集的同时通过FPGA实现实时累加，并且通过双通道A／D交替采样提高采样率。同时介绍了双通道A／D同步的一种简单实现方法，给出了一种基于FPGA的高性价比累加方案，分析了累加操作中数据对齐、缓存、合并以及多时钟域传输的难点，最后给出了完整的系统调试方案。该系统可以用于强噪声背景中的周期性微弱信号的提取。     

PCI Express中2.5Gbps高速SerDes的设计与实现

PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。     

基于Virtex6的高速串行数据采集与传输

随着现代工业科技飞速发展,某些特定的大容量数据系统要求有很高的采样频率及较高的通信效率。本文通过ADC12D800RF实现高速采样,并基于 Xilinx Virtex6 FPGA的 GTX高速串行接口实现可靠高速传输,从而满足大容量高速数据系统的要求。     

基于FPGA的高速采样缓存系统的设计与实现

为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0 软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明：在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。     

1.5Gbps高速串行数据恢复电路的标准单元实现

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产·     

0.001 3 mm2自动频率校正算法电路的设计及应用

在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算法校正电路,并且应用于5 GHz的锁相环中,最大校正时间为22.5 μs。锁相环在SMIC 55 nm CMOS工艺下流片,SS工艺角下,AFC电路的面积为0.001 3 mm2。经测试,锁相环能够快速锁定,性能良好。     

基于RocketIO的SAR 雷达系统高速串行传输的实现

高速数据传输一直是合成孔径雷达系统设计的一个重点和难点。针对Xilinx 的Virtex2ⅡPRO 系列FPGA 内嵌的Rocket IO 收发器模块, 设计了一块应用于SAR 雷达通信系统中的高速串行I/O 电路板。该板充分利用了芯片中集成的Rocket IO 收发器模块, 采用BREFCLK 差分输入参考时钟, 8B/10B 编码, 预加重处理技术等, 实现了多个通道的高速互连。通过实际系统验证了这种传输的可靠性。实验结果表明: 采用Rocket IO 模块进行高速串行传输设计, 可极大简化片上逻辑电路和片外PCB 板图的设计。