UHF RFID标签基带处理器的ASIC设计

提出了一款基于EPC Class1 Generation2协议的UHF RFID标签基带处理器。考虑到工作距离是无源标签的一个重要指标,要提高工作距离,就要降低标签功耗,采取了一系列低功耗措施,如2.56MHz和1.28MHz的双时钟策略、增加单元开关功能以及使用异步计数器等。设计采用TSMC 0.18μm工艺,工作电压为1.8V,功耗为6.4μW,版图尺寸为415μm×398μm。采用Xilinx的FPGA开发平台进行验证,测试结果满足C1G2协议要求。     

UHF RFID标签基带处理器的低功耗设计

随着超高频RFID标签的应用越来越广泛,在提高其性能上的需求也越来越迫切.对于无源标签,工作距离是一个非常重要的指标.要提高工作距离,就要降低标签的功耗.着重从降低功耗方面阐述了一款基于ISO18000-6 Type C协议的UHF RFID标签基带处理器的设计.简要介绍了设计的结构,详细阐述了各种低功耗设计技术,如动态控制时钟频率、寄存器复用、使用计数器和组合逻辑代替移位寄存器、异步计数器、门控时钟等的应用.结果证明,这些措施有效地降低了功耗,仿真结果为在工作电压为1 V,时钟为2.5 MHz时,功耗为4.8 μW;目前实现了前三项措施的流片,测试结果表明工作电压为1 V,时钟为2.5 MHz时,功耗为8.03 μW.     

基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计.基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略.芯片经TSMC 0.18 μmCMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求.     

用于UHF RFID标签芯片的时钟源电路设计

设计了一种用于UHF RFID标签芯片的低功耗时钟源电路。该时钟源电路采用弛豫振荡器结构,振荡周期由电阻和电容定义。振荡器工作在电源电压1 V,偏置电流100 nA时,功耗为0.9 μW,工作温度范围为-20 ℃～80 ℃,频率偏离1.92 MHz小于3%,电路设计符合UHF RFID标签系统要求。     

无源UHFRFID标签芯片基带处理器的低功耗设计

在分析ISO18000-6C标准内容的基础上,提出了一种基带处理器的结构,设计了一款符合ISO18000-6C标准的UHF RFID标签芯片的基带处理器。该基带处理器可支持协议规定的所有强制命令。设计通过降低工作电压、降低工作频率、使用门控时钟、增加功耗管理模块等一系列低功耗设计以降低处理器的功率消耗。在Xillinx的Virtex-4FPGA上验证满足协议功能要求,并在工作电压为1V,时钟为1.92MHz时,功耗仿真结果为9.9μW,很好的完成了低功耗电子标签的基带处理器设计。     

UHF RFID电子标签芯片低功耗设计及时钟树优化

超高频射频识别标签(UHF RFID)的一个重要指标是工作距离,而提高工作距离的有效方法是降低标签工作功耗。针对一款基于EPC Class-1 Generation-2/ISO18000-6C协议的RFID芯片,提出一种数字后端设计中时钟树动态功耗的优化方法,该方法可以在已完成布局布线的版图上进一步降低动态功耗。在时钟频率1.28MHz、返回频率170 kHz条件下,功耗仿真结果由1.58μW降低到1.357μW。已在TSMC 0.18μm工艺下流片,室温情况下准备阶段样品测试结果数字功耗为0.752 5μW,与后仿真结果0.750 0μW接近,实测激活灵敏度为-18.5 dBm。     

低抖动、双输出时钟发生器

用于高速设备的宽频率范围、双输出时钟发生器MAX3674采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5psRMS低抖动输出时钟。其I^2C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。     

DPWM with High Resolution and Low Power Consumption Based on FPGA

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案.该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求.该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗.在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证.     

一种用于CMOS图像传感器的锁相环设计

设计了一种用于CMOS图像传感器时钟产生的电荷泵锁相环(CPPLL)电路.基于0.18μm CMOS工艺,系统采用常规鉴频鉴相器、电流型电荷泵、二阶无源阻抗型低通滤波器、差分环形压控振荡器以及真单相时钟结构分频器与CMOS图像传感器片内集成.系统电路结构简洁实用、功耗低,满足CMOS图像传感器对锁相环低功耗、低噪声、输出频率高及稳定的要求.在输入参考频率为5 MHz时,压控振荡器(VOC)输出频率范围为40～217 MHz,系统锁定频率为160MHz,锁定时间为16.6μs,功耗为2.5 mW,环路带宽为567 kHz,相位裕度为57°,相位噪声为一105 dBc/Hz@1 MHz.     

用于10M/100M以太网的NRZ数据时钟恢复电路

文中采用双环系统,基于改进的Hogge鉴相器,差分电荷泵,以及一个四级环形压控振荡器实现了一种全集成的CMOS时钟恢复电路,时钟恢复的频率为125 MHz,该电路最大程度上的减小了电荷注入、电荷分享等寄生效应的影响.增加一个偏置电路使各模块的工作电源电压降低到2.94 V.整个芯片的功耗降低10%.