边界扫描测试协议剖析--从1149.1到1149.6

本文对边界扫描协议IEEE std 1149．1-1990到IEEE std 1149．6-2003的多个协议进行了介绍和剖析，着重讨论了各个协议能够解决的问题以及解决问题的方法，各个协议的体系结构和指令特色，总结了边界扫描技术的最新进展，并对以后边界扫描的发展方向给出了预测。     

适用于高级数字网络测试的边界扫描芯片特性研究

为解决高级数字网络交流耦合/差分的故障检测问题,对高级数字网络测试边界扫描标准(IEEE1149.6)进行了研究;针对符合IEEE1149.6标准的典型元件,基于测试结构和测试指令两个方面,简要阐述了高级数字网络的边界扫描测试原理;并对典型元件进行了特性参数分析与测试结构仿真;仿真结果表明:1149.6结构芯片可以实现对交流耦合差分通道中测试信号的边沿检测;最后通过实际的电路测试实验,给出了电路测试设计方法,为熟知边界扫描技术的设计者提供了有价值的参考.     

基于网络的混合信号边界扫描测试系统的设计与实现

将边界扫描技术与网络技术结合,解决高密度电路系统特别是混合信号电路及复杂测试环境带来的测试问题,可实现远程测试与故障诊断;设计了一种基于网络的混合信号边界扫描测试软硬件系统,硬件部分设计了边界扫描测试控制器、网络接口电路并实现了硬件底层驱动程序,软件部分实现了边界扫描测试系统程序和网络接口功能函数;对被测电路进行测试验证,测试结果表明系统可完成混合电路的远程边界扫描测试,具有较好的应用前景。     

基于IEEE Std 1641标准的GJB289A总线信号模型应用研究

IEEE Std 1641标准是下一代自动测试系统研制中的重要理论依据,但针对总线信号标准仅给出了RS422总线信号模型;GJB289A总线是航空领域中的一种常用总线,因此对该信号模型的研究是测试领域的热点之一.针对实际应用中的复杂测试需求,建立了一种不同的基于IEEE Std 1641标准的GJB289A信号模型,并给出了应用实例.最后针对国内的研究应用状况,给出了一点建议.     

基于SOPC的高速边界扫描主控器设计

依据IEEE1149.1标准,采用SOPC技术设计了一款高速的边界扫描主控器;用户可对该主控器进行配置,输出测试所需的控制信号,输出的测试时钟TCK频率可达50MHz,大大提高了边界扫描测试效率;同时,开发的具有自主知识产权的边界扫描主控器IP核为SOPC系统可测性设计提供了一个很有实际价值的组件,无需专用边界扫描测试设备即可实现对系统的边界扫描测试功能;经时序仿真波形和数字示波器观测结果验证,该边界扫描主控器所产生的测试信号符合测试要求,设计正确合理。     

基于IEEE 1500标准的模拟核外壳的设计

在系统芯片SoC测试中,模拟核的可靠性测试是现在亟待解决的一个重要问题;针对此问题,主要对Wrapper测试壳结构进行设计,在此标准的基础上增加了AD和DA的转换器,既保留了原来应有的测试标准和方法,同时增加了用数字信号来测试模拟信号的方法;通过用Quartus II软件和PSpice软件的联合仿真下,证明了基于1500标准的外壳设计可以对模拟核进行测试。     

基于边界扫描技术的数字系统测试研究

介绍了支持JTAG标准的IC芯片结构、边界扫描测试原理以及利用边界扫描技术控制IC芯片处于特定功能模式的方法。针对IC芯片某种特定的功能模式给出了设计思路和方法,并用两块xc9572pc84芯片互连的PCB板为例进行设计分析和实验实现。通过实验实现,体现了边界扫描技术易于电路系统调试和方便系统设计的特点,且设计的系统控制逻辑简单方便,易于实现。     

从1149.1标准到1149.7标准分析边界扫描技术的发展

边界扫描技术是一种应用于集成电路的测试性结构设计方法,其主要优点在于用极少的电路引脚解决了极为复杂的电路测试问题;伴随着边界扫描技术的发展,已经具有IEEE1149.1、IEEEIEEE1149.4、IEEE1149.5、IEEE1149.6等多个标准,它们所提供的解决方案极大地方便了芯片级、板级、系统级及数字网络的测试;文中对边界扫描的多个协议标准进行了介绍和分析,着重讨论了各个标准的体系结构及功能,最后介绍了边界扫描技术面临的挑战及今后的发展方向。     

一种适用于大规模网络的组通信模型

针对网络层组播的部署难题,该文提出了一种新的适用于大规模异构网络的组通信模型——Mixcast,该通信模型采用单播和组播混合通信的方式,在接入网闻使用单播,在接入网内使用组播,同时结合IEEE802．1X协议进行访问控制管理,从而在地址分配、组成员管理、协议可扩展性、协议复杂性方面,有了不同程度的改进。     

基于IEEE1149.1标准的边界扫描控制器的设计

为克服传统基于PC机的边界扫描测试系统所具有的独立性差,测试速度慢等缺点,从IEEE1149.1标准及边界扫描测试的功能需求入手,将边界扫描测试技术与SOPC技术相结合,提出了一种灵活、高效的嵌入式系统解决方案;该方案从IEEE标准及边界扫描测试的功能需求入手,设计了边界扫描测试系统的核心--边界扫描控制器,论文对该控制器的设计是采用自顶向下的模块化设计思想,VHDL语言描述实现;并将该控制器嵌入在具有Nios软核CPU的FPGA上,提高了系统设计的灵活性及边界扫描测试的速度;仿真结果表明该设计方案是正确可行的.     

嵌入式芯核测试标准IEEE Std 1500综述

介绍了IEEE 1500标准制定的历程和背景、SoC测试面临的重大挑战及该标准所要解决的问题、IEEE 1500标准的基本结构和使用方法,最后对该标准的未来提出展望.     

高速数字信号测试完整性分析与研究

雷达高速数字电路模块(基于VPX总线)的高速数字接口测试过程中,针对出现的高速数字信号质量不理想的问题,分析了该现象出现的原因并最终提出了保证测试过程中高速信号的信号完整性的解决方案：在高速信号连接电路设计中避免出现多个终端输出。实验结果表明,高速信号接口单一输出端的高速信号质量相比多个输出端的信号质量有明显改善,信号误码率优化了e_¹⁰倍;通过眼图测量,信号速率为1.25Gbps时单一输出端的高速信号眼高为8.9uW,眼宽为730ps,多个输出端的信号已经无法形成眼图。验证了高速数字信号测试时为了保证信号完整性应避免出现多个终端输出的正确性。     

高速四相时钟电路设计

基于IHP 130 nm SiGe BiCMOS工艺,设计了一个由基于RC网络相移特性的polyphase移相器和差分时钟缓冲器组成的2 GHz四相时钟电路.因单阶polyphase带宽不足而设计了三阶polyphase级联提高带宽.采用HBT(heterojuntion bipolar transistor)差分时钟缓冲取代MOS(metal oxide semiconductor)单端时钟缓冲,实现更高时钟频率的同时,差分结构也能有效抑制流入采样电容的时钟信号馈通.各模块版图设计均采用高度对称结构来消除相位误差.仿真结果表明,差分输入2 GHz正弦波时,可输出4路相位相差90°方波时钟信号,时钟上升时间约15 ps,4路时钟相位误差小于2.2°,应用到4通道采样保持电路后可成功采样和保持8 GHz正弦输入信号.     

基于嵌入式实时环境的1394高速伺服总线驱动程序开发

IEEE 1394是一种应用领域不断推广的高性能串行总线技术。但在某些工业应用场合,基于DDK开发的通用1394驱动程序可能难以满足实时性需要。文章在1394总线规范和RTX嵌入式实时环境的基础上,阐述了一种新的采用DMA方式开发1394实时驱动程序的原理和方案,并以1394异步数据包的发送为例介绍了新方案的具体实现方法。     

dsPIC30F数字信号控制器高速串口设计

针对采用dsPIC30F数字信号控制器的控制系统中串口资源短缺问题,介绍了利用集成UART模块设计高速RS-422/485串口方法,并提出了一种通用高速异步串行口扩展板的设计方案,并给出了完整的设计方案和扩展板电路原理图。     

基于自适应神经网络的高速数字电路测试的研究

介绍了神经网络的模型建立。针对高速数字电路故障诊断的特点,提出了基于自适应神经网络诊断方法;与传统的神经网络相比,基于自适应神经网络具有学习速度快、网络能够收敛到最优权值、收敛精度很高、网络的分类能力强等特点,从而很好地提高故障诊断的效率;通过一个测试用例验证自适应神经网络在高速数字电路测试诊断中的应用,可以大大提高故障诊断的效率。     

数字电路远程网络中高频信号噪声抑制仿真

针对传统高频信号噪声抑制方法存在效果差、信号完整度低的问题,提出新的数字电路远程网络中高频信号噪声抑制方法。根据独立分量分析,利用源信号与噪声信号分离的原理,实现噪声抑制,主要分为信号采集、去均值化、白化处理以及提取独立分量等步骤。最后在实例中被运用和验证。结果表明:独立分量分析噪声抑制方法应用下,数字电路远程网络中高频信号信噪比和完整性得到提高,远远高于传统噪声抑制方法应用效果,达到了研究预期目标。     

IEEE802.11i无线局域网安全标准分析

随着无线网络的蓬勃发展,无线网络的安全问题引起了越来越多的企业、组织和个人的关注。该文对刚推出的IEEE802．11i无线局域网安全标准进行了全面系统的分析,最后指出了其仍存在的一些问题。