基于FPGA内嵌入式处理器的二维脉冲压缩

设计一个利用现场可编程门阵列(FPGA)内部MicroBlaze嵌入式处理器为核心控制单元的二维脉冲压缩处理系统。根据FPGA内部不同的资源配置情况,提出2种脉冲压缩处理模块的实现结构,利用FPGA实现DDR SDRAM控制器,采用矩阵分块线性映射的方法实现高效的数据矩阵转置处理。通过模拟一个简单的合成孔径雷达成像处理过程,证明该系统的有效性。     

基于FPGA的时域数字脉冲压缩处理器的设计

一种基于FPGA的适用于中小压缩比情况的时域数字脉冲压缩处理器的实现方案。该处理器具有使用灵活、便于功能扩展、成本低的特点,已用于某雷达信号处理机中,性能稳定。     

基于FPGA的星载SAR方位压缩处理器设计与实现

介绍了基于FPGA芯片的星载合成孔径雷达实时成像处理器中方位压缩处理器的设计与实现。该处理器可根据参数实时生成匹配滤波参考函数,用频域方法实现雷达回波的方位向压缩,并输出实图像。处理器与主控间采用ISA总线接口。介绍了方位压缩的原理和功能,详细描述了处理器硬件开发和FPGA设计。测试结果表明,该处理器可以实现星载条件下雷达数据的方位压缩。     

星载SAR二维AGC的FPGA实现

阐述了一种适合于合成孔径雷达（SAR）接收机自动增益控制（AGC）的方法。该方法通过对AGC起控点设定上下两个门限,用采样数据的幅度统计均值与这两个门限比较,并通过逐次步进的方法得到接收机的增益控制量,从而使AGC环路收敛,不产生振荡。同时设计采用了二维AGC,既保留SAR图像中的对比度,又提高了接收机的动态范围。最后分析了由二维AGC所引起的视频信号毛刺对SAR图像的影响并给出了二维AGC的FPGA实现方案。实验证明,本文基于FPGA的二维数字AGC技术具有调节方便、反馈快捷和精度高的优点。     

基于多核处理器与FPGA的高速数码印花系统

传统数码印花机采用PC完成图像数据处理和传输,数据带宽低,喷印速度慢。为此,设计以Tilera嵌入式多核处理器为核心的高速数码印花系统。系统通过两路千兆光纤以太网接收图像数据,采用多核处理器实时完成数据解压缩和图像转置。提出移位转置的算法来代替遍历转置算法,使转置效率得到明显提升。处理器以共享内存与mailbox技术方式实现不同核之间的数据共享与同步,大大提高了系统的工作效率。另外利用现场可编程门阵列（FPGA）完成数据格式转换和喷印输出。测试结果表明,系统连接8个喷头的总输出带宽可达1.9 Gb/s,支持分辨率600 dot/inch下高达720 m2/h的喷印速度。     

图像的二维提升小波变换的FPGA实现

研究了图像的5/3提升小波变换算法原理,根据提升算法的系数分布存在的特点,提出二维提升小波变换硬件实现的简化VLSI硬件结构,并在对系统进行了综合、仿真后,在FPGA芯片上实现。实验证明,系统改进的简化硬件结构,提高了系统运行速度,保证了系统的实时性要求。     

基于DSP和FPGA的多相变频控制器的设计与实现

为了解决多相变频控制系统驱动信号多、对实时性要求高的问题,设计了一种基于DSP和FPGA的多相变频控制器。提出一种利用三相PWM信号产生单元构建多相PWM发生器的设计方法。该多相变频控制器可以对任意相数、任意调制波波形进行在线设置及多种控制方法的选择。实验结果证明了该多相变频控制器具有通用、灵活、可靠的特点。     

线性调频信号数字脉冲压缩的优化设计

在雷达探测系统优化问题的研究中,线性调频(LFM)信号广泛应用于雷达探测系统,数字脉冲压缩是数字雷达接收机中的关键技术,脉压精度直接影响整个系统的性能.为了提高脉冲压缩的精度,提出了数字脉冲压缩的优化设计方案,首先研究了频域匹配滤波器对脉压输出序列中目标位置和弃置区的影响,然后实现了基于FPGA的高性能单精度浮点脉压处理器.仿真结果表明,频域匹配滤波器的设计至关重要,浮点脉压处理器实时性好,通用性强,信号精度高.改进方案可以灵活设置参数,具有很好的工程适应性.     

FPGA在实时嵌入式微机数据采集中的应用

比较了常规的模拟量和数字量数据采集,给出了一个用现场可编程门阵列（FPGA）实现的实时嵌入式微机数据采集系统的软件/硬件设计方法,将部分软件的功能改由硬件实现,从逻辑上大大简化了嵌入式软件的设计。     

基于FPGA的嵌入式实时数据采集系统

文章比较了常规的模拟量和数字量数据采集,给出了一个用现场可编程门阵列(FPGA)实现的实时嵌入式微机数据采集系统的软件/硬件设计方法,将部分软件的功能改由硬件实现,从逻辑上大大简化了嵌入式软件的设计.     

双蝶形高速脉冲压缩的FPGA实现

在对脉冲压缩原理分析的基础上提出了适应于FPGA实现的结构,采用了数据全并行基4双蝶形单元计算结构,极大地提高了蝶形运算的并行度,从而提高了脉冲压缩的速度.设计了合理的数据流程,以较小代价实现了和差两路数据的脉冲压缩.根据二相码的特点采用了奇偶点分开并行脉冲压缩方法保证了脉压的效果和速度.在系统时钟100 MHz时,完成4 K点的脉冲压缩只需67 μs.     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

基于NiosII软核的嵌入式通用数据回放器

通用数据回放器通常用于检验实时信号处理器的接收和实时处理能力,或者设备的故障检测。本文针对嵌入式通用数据回放器,重点讨论了基于FPGA的嵌入式PCI总线数据回放卡的设计,由于板卡采用了FPGA和NiosII软核技术,降低了硬件设计难度,减少板卡功耗,提高了适应性、通用性和可扩展性,同时,采用乒乓SDRAM大容量存储技术,提高了数据回放器的实时性等性能指标。     

基于NiosII软核的嵌入式通用数据回放器

通用数据回放器通常用于检验实时信号处理器的接收和实时处理能力,或者设备的故障检测。本文针对嵌入式通用数据回放器,重点讨论了基于FPGA的嵌入式PCI总线数据回放卡的设计,由于板卡采用了FPGA和NiosII软核技术,降低了硬件设计难度,减少板卡功耗,提高了适应性、通用性和可扩展性,同时,采用乒乓SDRAM大容量存储技术,提高了数据回放器的实时性等性能指标。     

DDR SDRAM在嵌入式系统中的应用

给出一种通过FPGA控制将DDR SDRAM应用于嵌入式系统的方法。分析DDR SDRAM的工作方式,对控制器的控制流程进行详细介绍,并给出控制流程图;分析专门针对Altera公司Cyclone系列FPGA来实现存储器接口的数据通道的结构。最后,给出控制器在Cyclone EP1C6Q240C6中的实现结果。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

基于FPGA的嵌入式多核处理器及SUSAN算法并行化

给出了四核心嵌入式并行处理器FPEP的结构设计并建立了FPGA验证平台.为了对多核处理器平台性能进行评测,提出了基于OpenMP的3种可行的图像处理领域的经典算法SUSAN算法的并行化方法:直接并行化SUSAN、图像分块处理和多图像并行处理,并对这3种并行算法在Intel四核心平台和FPEP的FPGA验证平台上进行性能测试.实验表明,3种并行算法在两种四核心平台下均可获得接近3.0的加速比,多图像并行处理在FPEP的FPGA验证平台可以获得接近4.0的加速比.     

基于FPGA的DDR SDRAM控制器设计

针对目前应用最为广泛的DDR SDRAM存储器,采用VHDL语言实现了基于ALTERA公司FPGA架构的、基于工业标准的通用DDR SDRAM控制器设计。重点介绍了读数据接口和写数据接口设计。在EP1C6Q240C8芯片上实现时的性能达到了133MHz的主频频率。     

基于FPGA的嵌入式智能家居控制器设计

利用无线传感器节点技术,结合FPGA嵌入式平台,本文设计一种智能家居控制器。该系统可以根据需要进行现场编程,利用硬件描述语言实现。完成数据验证、分析、处理、发送和保存,并通过接口传送至终端处理设备或通过INTERNET查看现场信息,从而提高家居控制器的覆盖面和灵活性。在某小区经试用系统工作正常,完全能够达到用户需要,具有较好的应用价值。