32位RISC嵌入式微处理器流水线设计

介绍了一32位RISC嵌入式微处理器(取名为MoonCore)的5级流水线的结构,即取指&译码(IF&ID)、读寄存器堆(RF)、执行(EXEC)、访存(DMEM)和写回(WB),详细介绍了各个流水级的主要部件的设计并分析了流水线相关问题及解决办法.     

32位DSP设计中的流水线数据相关问题及解决办法

研究了32位浮点通用DSP设计中的流水线技术以及相关问题,给出了通过在硬件上使用哈佛结构、提前写寄存器操作时间、内容前推、延迟转移等技术解决数据相关问题的具体方法.     

32位RISC微处理器设计

介绍了一种与Motorola-Mcore兼容的32位RISC结构微处理器核的设计。从该处理器的整体结构的划分,到处理器内部各单元的设计,进行了比较详尽的阐述,最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。     

“龙腾R2”微处理器流水线的设计及优化

32位RISC微处理器“龙腾R2”是西北工业大学航空微电子中心2005年设计的一款自主知识产权的嵌入式微处理器。采用PowerPC体系结构，六级流水线，具有独立的数据Cache和指令Cache。文章介绍“龙腾R2”处理器流水线的设计思想以及优化方案。重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等。     

基于Verilog HDL的微处理器ALU运算流水线设计

本文使用硬件描述语言VerilogHDL设计了一个ALU运算流水线,包括接口、FIFO模块、ALU模块和测试环境等,有助于提高微处理器的运算效率,为通过先进的描述手段设计微处理器打下良好的基础。     

CISC微处理器嵌入式内核的设计

设计了与80C51兼容的微处理器嵌入式内核，用Cadence进行了仿真验证，建立了模型库。仿真结果表明，电路时序特性满足80C51的要求。同时，还对CPU和存储器进行了详细设计。该内核具有速度高、功耗低的特点。     

软硬件联合仿真方法进行微处理器流水线管理优化设计

本文讨论微处理器设计过程中使用的软硬件联合仿真评估方法。本方法可以在进行硬件设计时辅助设计者分析软硬件划分方案的合理性，并对设计的原型系统的性能和成本进行定量的评估。本文以通用数字信号处理器的流水线控制单元设计为案例，介绍这种方法思想以及具体应用。通过采用这套方法的应用，设计者找出流水线控制单元的软硬件合理划分方案，在性能受影响极小的前提下，获得硬件逻辑和芯片面积显著减小，功耗和成本大大降低的集成电路设计方案。     

32位嵌入式RISC处理器的设计与实现

设计了一款兼容ARM7TDMI指令集的高速RISC处理器(CP-ARM).在分析了ARM7TDMI体系结构之后,通过增加流水线深度、采用Harvard总线结构、增加寄存器写端口、修改乘法器结构等方法提高了处理器整体性能,和典型ARM7TDMI处理器相比,CPI减小21%,主频提高86.9%,MIPS提高153%,在功能验证的基础上采用FPGA实现.     

复杂指令集流水线系统设计

摒弃传统流水线设计必须先将复杂指令集指令转化为精简指令集指令,然后再按照精简指令集实现流水线的方法.采用拓展的哈佛结构,设计新型指令流水线前端多指令缓冲和双指令指针,以及流水线中、后端双总线寄存器组和多端口数据存储器,优化指令流水线结构,实现高效率的复杂指令集指令流水线系统.设计从理论上解决了复杂指令集流水线实现的两个难点:寄存器和存储器读写冲突问题,以及流水线各阶段功能和任务划分.VHDL语言建模,用ModelSim和Xilinx仿真、测试,证明复杂指令集流水线系统设计可行.     

嵌入式Flash CISC/DSP微处理器的研究与实现

本文研究一种新的既具有微控制器功能,又有增强DSP功能的高性能微处理器的实现架构.在统一的增强CISC指令集下,我们将基于哈佛和寄存器-寄存器结构的微处理器模块和单周期乘法/累加器、桶形移位寄存器、无开销循环及跳转硬件支持模块、硬件地址产生器等DSP功能模块以及嵌入式Flash Memory和指令队列缓冲器有机的集成起来,在统一架构下通过单核实现CISC/DSP微处理器,有效地提高了处理器的性能.该微处理器采用0.35μm CMOS工艺实现,芯片面积为25mm².在80M工作频率下,动态功耗为425mW,峰值数据处理能力可达80MIPS.该处理器核可满足片上系统(SOC)对高性能处理器的需求.     

基于CISC/RISC的混合指令集构建

CISC与RISC是微处理器设计中的2种主要指令体系,他们各具优势,共存共融是其发展方向之一。首先介绍了硬件上基于CISC/RISC的混合架构设计,然后重点具体介绍CISC/RISC混合指令集的构建方法,并以65C02S的指令集为例,通过仿真说明了按该方法构建的混合指令集在基于CISC/RISC混合架构的硬件上运行具有良好的优势。     

32位嵌入式RISC微处理器设计与实现

本文完成了32位嵌入式RISC微处理器设计,其指令系统与MIPS32兼容.文章着重研究了该处理器的指令系统与整体架构,给出了核心模块设计,并采用Mentor Graphics公司ModelSim进行了功能仿真.最后,采用Altera公司提出的灵活、高效的片上系统设计方案 SOPC,结合Altera公司的FPGA,设计了专用实验电路,对自行设计的32位嵌入式RISC微处理器进行了正确性验证.     

32位MIPS微处理器中乘法器的设计和实现

在Booth算法的基础上,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程,提出了一种改进的Booth乘法器的设计方法,并采用全制定方法实现,用这种方法实现的乘法器单元具有面积小、单元电路可重复性好、版图设计工作量小、功耗低等特点.     

一种新型CISC微处理器指令译码设计方法

文章在介绍Gray码和独热编码设计CISC微处理器指令译码单元的基础上，提出了一种全新的指令译码状念机设计方案——状态分拆方法，该方法可提高指令译码状态转换速度。对几种设计方法进行了横向比较。     

32位RISC微处理器"龙腾R2"浮点流水线的设计和实现

文章介绍了32位RISC微处理器“龙腾R2”浮点处理单元的体系结构和设计，重点讨论了乱序执行、乱序、结束的高性能浮点流水线设计。为了实现流水线中的精确中断响应，本文采用了一种基于操作数指数和操作类型的浮点异常预测的方法．根据预测结果决定流水线的发射策略。基于0．18μm标准单元综合的结果表明：采用该方法实现的浮点处理流水线．与顺序控制和基于Tomasub算法实现的浮点处理单元相比，整个FPU在付出较少硬件面积的情况下得到了理想的效果．满足功能和时序要求。     

一种兼容微处理器指令译码单元的优化设计

针对与X86微处理器兼容的32位微处理器，研究设计了一种指令译码器。X86指令集结构复杂，串行译码方式实现简单，效率不高。本文在没有更改处理器体系结构的基础之上，把译码过程分成两个步骤，用多个译码部件实现并行译码．并简要证明方案的可行性。最后用VHDL硬件描述语言实现了设计思想，能够单拍译出一条不带前缀的指令，提高了译码效率。