应用于10 G EPON系统的RS(255,223)码译码器设计

介绍一款应用于10 G EPON系统中的RS(255,223)码译码器。采用ME算法设计了一种新的脉动结构电路求解关键方程,从而获得较低的处理延时并使用较少资源。仿真以及综合结果表明,结合并行处理方法,译码器能够完成10GEPON系统数据的实时译码功能,最大数据吞吐率大于16Gb/s。     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

多核网络处理器iSCSI发起端研究与实现

针对已有的互联网小型计算机系统接口(iSCSI)发起端实现方式在面向多核网络处理器时存在的性能和扩展性不佳等问题,研究多核网络处理器的网络处理软件框架,提出基于多核网络处理器异构操作系统的网络处理软件框架。采用软件框架和P-SPL数据层面编程模型,给出一种iSCSI发起端实现方式。实验结果证明,相比基于Linux操作系统的iSCSI发起端实现,基于多核网络处理器异构操作系统的iSCSI发起端实现在吞吐率和响应时间上都有明显的性能提升。在6个千兆网口的测试环境中,读写吞吐率最高可达到180 MB/s,响应时间最多减少1.6 ms。     

一种NAND Flash存储器抗辐射加固方法

随着宇航事业的飞速发展,迫切需要一种稳定的非易失存储器,NAND闪存具有功耗小、速度快等特点,在宇航领域有广阔的应用前景.分析了NAND Flash的辐射效应和错误模式,设计了一种基于RS( Reed - Solomon) - RM(R- eed - Muller).级联纠错编码的软件加固方法,该码具备很强的纠随机错误和突发错误的能力.级联码译码器中采用流水线技术以及兵乓操作进行加速,数据吞吐率得到保证.     

可配置并行BCH译码器的设计与实现

本文对可配置参数的多位并行BCH译码器的设计方法进行了研究。对如何扩大译码器可配置参数变化范围,降低译码延迟,使译码器达到较高的数据吞吐率等技术进行了深入研究,并设计实现了一款满足DVB-S2应用需求的BCH译码器。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

高性能并行Turbo译码器的VLSI设计

提出一种高度并行的Turbo译码器。该译码器包含32个并行的基-4子译码器,采用改进的滑窗译码流程和存储单元划分方案,使吞吐率最高提升43.2%。在SMIC 0.13 μm工艺下,该译码器包含194万等效门,在294 MHz时钟频率和5.5次迭代下,吞吐率可达 1.19 Gb/s,满足4G移动通信标准LTE-Advanced的峰值吞吐率要求。     

基于GPU的并行Turbo乘积码译码器

Turbo乘积码是一类前向纠错码,在高码率下具有良好的误码率性能。TPC编码器的实现相对简单,其译码器的译码复杂度也比较合理。因此,TPC被广泛用于各种场景,例如卫星通信系统和数据存储系统等。提出了一种基于GPU的并行TPC译码器,可以同时译码二维乘积码矩阵的所有行或列。设计了一种并行基本译码器,以简化由扩展汉明码构成的TPC的译码过程。实现了测试样例和有效码字计算的并行化,降低了译码延迟。为了进一步提高译码吞吐率,提出了多通道TPC译码器。在不同的GPU上测量了并行译码器的性能,实验结果表明,与基于CPU的TPC译码器相比,基于GPU的并行TPC译码器的译码延迟显著降低。此外,基于GPU的并行TPC译码器的吞吐率在NVIDIA RTX 2080 Ti上达到30 Mbps,在NVIDIA GTX Titan V上达到38 Mbps,是基于CPU的TPC译码器性能的44倍和54倍。     

具有高速递归结构的基-4MAP译码器

Turbo码在许多无线通信系统中展示了其良好的纠错性能。但是由于MAP算法中的递归运算限制,提高Turbo译码器的吞吐率是非常困难的。提出了一种新颖的MAP译码器结构。这种结构改进了基-4MAP译码器中的迭代结构以提高吞吐率,同时减少了以往基-4算法所引入的编码增益损耗。此外,该结构还采用了一种新的分块译码策略以减少译码器所需要的存储器数量。仿真与综合结果表明这种译码器结构提高了21%的吞吐率,而所引入的硬件开销增加可以忽略不计。     

基于DCME算法的RS译码器设计

研究了一种改进的RS(Reed-Solomon)时域译码器.分别使用MATLAB和QuartusⅡ软件设计了GF(2M)上的加法、乘法、求逆运算模块,并以这模块为基础,采用修正的欧儿里得算法DCME(Degree Computationless Modified Euclid)与有限域上快速傅立叶变换算法相结合的思想,实现了BS的软、硬件详码.在此基础上以具有3个符号纠错能力的BS(15,9)译码器为例,完成了RS译码器的FPGA设计,并给出了译码过程中各步骤的仿真结果.仿真结果表明,此RS译码器运行效率高,满足实时通信传输需要;具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点.     

高速可配置RS纠删解码器的VLSI设计

目前对可配置纠错与删除(纠删)解码器研究较少。为此,采用性能优异的RS编码方法,提出一种高速可配置RS纠删解码器的超大规模集成电路(VLSI)架构,并详述可配置纠删BM模块的构成。该架构通过折叠技术,使解码器在保证高速的前提下降低硬件复杂度。通过0.18 μm工艺和Design Complier工具综合测试结果表明,与同类解码器研究相比,该解码器在硬件复杂度吞吐率和可配置性方面,均具有较大优势。     

基于GPU的低密度奇偶校验码译码加速技术

随着通信技术的发展,通信终端逐渐采用软件的方式来兼容多种通信制式和协议。针对以计算机中央处理器（CPU）作为运算单元的传统软件无线电架构,无法满足高速无线通信系统如多进多出（MIMO）等宽带数据的吞吐率要求问题,提出了一种基于图形处理器（GPU）的低密度奇偶校验（LDPC）码译码器的加速方法。首先,根据GPU并行加速异构计算在GNU Radio 4G/5G物理层信号处理模块中的加速表现的理论分析,采用了并行效率更高的分层归一化最小和（LNMS）算法;其次,通过使用全局同步策略、合理分配GPU内存空间以及流并行机制等方法减少了译码器的译码时延,同时配合GPU多线程并行技术对LDPC码的译码流程进行了并行优化;最后,在软件无线电平台上对提出的GPU加速译码器进行了实现与验证,并分析了该并行译码器的误码率性能和加速性能的瓶颈。实验结果表明,与传统的CPU串行码处理方式相比,CPU+GPU异构平台对LDPC码的译码速率可提升至原来的200倍左右,译码器的吞吐量可以达到1 Gb/s以上,特别是在大规模数据的情况下对传统译码器的译码性有着较大的提升。     

(255,223)RS码硬件译码器的实现

考虑到对(255,223)RS码硬件译码器的处理速率的要求,详细地介绍了(255,223)RS码硬件译码器的实现流程,并且分析了影响处理速率提高的瓶颈因素,最终采用了RiBM算法使得硬件译码器的最高仿真处理速率超过340Mbit/s。     

一种基于模糊Petri网的双向并行推理算法

基于模糊Petri网的并行推理算法的矩阵维数越大,其算法的时间复杂度也就越高。针对反向搜索压缩模糊Petri网模型的相关理论和并行推理算法的特点,结合矩阵命令提出一种实现双向推理的矩阵运算机制,以及其对应的基于模糊Petri网的双向并行推理算法。在使用一般模糊推理算法的过程中,推理矩阵为(11×8)维的模糊Petri网模型,而使用改进算法进行双向推理时所涉及的推理矩阵阶数仅为(7×6)。实验结果表明,与一般的模糊推理算法和反向搜索算法相比,该算法能够提高整个推理过程的并行度,降低算法的时间复杂度,从而提高推理效率。     

高数据吞吐率Reed-Solomon解码器

提出了一种新型的高数据吞吐率RS解码器,它采用无除法Berlekamp Massey,Chien和Forney等算法实现。该解码器采用一种新型的结构化复接流水线结构,具有很高的效率和突出的吞吐能力。根据设计实现的解码器性能,该解码器相比现有的解码器具有显著的吞吐率增益。     

基于MEA算法的RS(255,223)码的译码软件实现

遵循有限域上多项式的运算规则,使用MATLAB软件设计了GF(28)上的加法、乘法、求逆运算模块,并以这些模块为基础,采用修正的欧几里德算法(MEA)与有限域上快速傅立叶变换算法相结合的思想,实现了RS(255,223)的软件译码。此软件参数可调,可以适应GF(2n)域(n≤8)上不同本原多项式、不同纠错能力的RS码,具有很强的通用性。仿真结果表明,所设计的RS(255,223)译码软件运行效率高,满足实时通信传输需要;并为算法开发、验证和硬件设计调试提供了一种强有力的辅助手段。     

双树复小波域马尔科夫的遥感图像分割方法

针对多尺度高分辨率遥感图像像素分割在降噪时丢失大量高频信息及单一像素孤立性问题,提出了一种双树复小波变换(dual-G tree complex wavelet transform,DT-CWT)和模糊马尔科夫随机场(fuzzy markov random field,FMRF)模型相结合的无监督遥感图像分割算法。首先通过DT-CWT 遥感图像进行多尺度分解,并采用Bayesian阈值法对分解后的高频分量进行去噪,以增强图像的细节和边缘的表达能力并有效保留图像的主要高频信息;然后采用FMRF分割算法分别对重构后各层分量进行分割,以充分考虑像素分割的模糊性和像素邻域间的相关性;最后根据相似度融合规则融合各层分割结果。对比试验结果表明,该方法在有效去除杂点和噪声的同时能够较好地保留图像细节信息,并且边缘分割更加平滑,具有较高的分割精度和很好的鲁棒性。     

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统,计算机系统,存储介质,网络和数字电视中,以提高数据的可靠性;ＲＳ（２５５,２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ０在深空卫星通信系统中所采用的标准外码。文中用Ｔｏｐ－ｄｏｗｎ设计方法完成了采用频域译码算法的ＲＳ（２５５,２２３）译码器的ＶＬＳＩ设计,提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ,该结构的ＩＦＦＴ与译码器的其它模块     

面向无线局域网安全领域的片上网络多核架构

在计算机系统和通信网络中,安全协议和密码算法用于保护敏感信息,但如何快速计算上述协议和算法成为难题。为此,提出一种面向无线局域网安全领域的片上网络多核架构。该片上网络架构包括4个类MIPS的精简指令集处理器和12个面向安全领域的专用指 令集处理器(ASIP)。每个ASIP中含有一个改进的并行查找表用来加速高级加密标准算法。该架构凭借任务并行能够获得较高的计数器模式密码块链消息完整码协议吞吐率。在SMIC 0.13 μm标准CMOS工艺下,实现该架构需要约308万等效门。实验结果表明,该系统的最大工作频率为84 MHz,能获得787 Mb/s的吞吐率。