一种流水线ADC后台数字校准算法的实现

介绍了一种改进的流水线模数转换器(ADC)数字校准算法,该算法使用了一个低速高精确度的参考ADC,同时结合了变步长的最小均方误差(LMS)滤波器校正流水线ADC的误差,从而提高校准速度和精确度。使用Verilog HDL语言设计了这种后台数字校准算法的寄存器传输级(RTL)电路,同时采取Simulink和Modelsim联合仿真的方法对电路进行验证。验证结果表明,与固定步长的校准算法相比,改进的校准算法拥有更快的收敛速度和更高的收敛精确度。     

12-bit 200MSPS自校准ADC高速高线性度运放设计

本文设计了适用于12-bit 200MSPS自校准流水线ADC的低增益高速高线性度运放,增益为41dB,带宽6G,建立时间在1.5ns以内,开环非线性约为120LSB,闭环非线性约为1LSB,所有流水线级的运放功耗总和约为366mW。     

流水线ADC设计中的数字校准算法与实现

数字校准是高速高精度流水线ADC设计中的关键技术之一。文章提出了一种可通过校准控制生成测试信号,自动计算权重来对流水线ADC中电容失配进行误差补偿的技术。该技术能有效地减小增益有限、电荷注入等非理想因素的影响,使校准输出后的数据拥有更高的准确度,提高了系统的线性度。     

一种基于伪随机噪声注入的流水线ADC数字校准算法

流水线ADC中运算放大器在设计过程中为了满足建立速度的要求,往往无法达到较高的信号建立精度,从而导致流水线ADC中的乘法数模转换器(MDAC)出现增益误差。提出一种基于伪随机噪声注入的数字后台校准方法,对MDAC的级间增益进行校准。将该校准算法应用于一款12 bit 250 MS/s的流水线ADC,仿真结果表明,校准后流水线ADC的有效位数(ENOB)可达到11.826 bit,信噪失真比(SNDR)可达72.95 d B,无杂散动态范围(SFDR)可达89.023 d B。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

应用于流水线ADC的LMS自适应校准算法与FPGA实现

研究了应用于流水线模数转换器(ADC)的LMS自适应数字校准算法及其FPGA实现。该校准算法可用于校准大多数已知的误差,包括非线性运算放大器的有限增益、电容失配,以及比较器的失调等。通过Simulink软件,对一个12位160 MS/s的流水线ADC进行建模。采用LMS自适应校准算法对该流水线ADC进行校准,并将算法在Virtex-5上实现了硬件设计。实验结果表明, 输入信号频率为58.63 MHz时,流水线ADC的无杂散动态范围(SFDR)和有效位(ENOB)分别由校准前的46.31 dB和7.32位提高到校准后的82.03 dB和11.12位。     

一种基于统计的流水线ADC数字后台校准方法

高精度流水线ADC的设计需要校准技术来提高其转换精度.基于统计的数字后台校准方法无需校准信号,直接通过对输出的统计得到误差值的大小,将其从数字输出中移除从而消除了ADC输出非线性.将该校准方法应用于14bit流水线ADC中,仿真结果表明校准后信噪失真比SNR为76.9dB,无杂散动态范围SFDR为73.9dB,有效精度ENOB从9bit提高到12.5bit.     

低功耗11位200 MSPS ADC问世

高速ADC在通信、视频、医疗、高速数据传输以及测试测量等领域有着广泛的应用,主要厂商也在不断加快新品推出的步伐。日前,德州仪器（TI）宣布推出业界最低功耗11位200 MSPS ADC系列,     

基于流水线ADC的MDAC电容失配校准研究

针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。     

一种用于16位流水线ADC的多比特子DAC电容失配校准方法

多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit.     

基于数字电路设计直接比较型准四位ADC的仿真研究

为入门探索实现全数字化A/D转换器的集成设计方案,逐步改造4位简易ADC电路,使之成为基于门电路和触发器的设计范例。技术要点包括(1)量化编码基于CMOS非门阈值及其移动,(2)阈值移动基于非门组合传输门(替代电阻),(3)取样保持基于边沿D触发器,(4)ADC元架构业经搭建LSI电路验证成功。研究结论是Hspice仿真成功的该Flash型准4位ADC适用于低频段生物医学信号处理SoC的研制。     

An 8-bit, 200 MSPS Folding and Interpolating ADC

An 8-bit, 200 MSPS folding and interpolating analog-to-digitalconverter, ADC, has been implemented in a 1.2 µmBiCMOS-process. It achieves 7.5 effective bits with a power dissipationof 575mW. The active area is 4mm². The implementationand measured results are presented. A simple analytical modelfor the interpolation-induced nonlinearity in a folding and interpolatingADC using sinusoidal folding is presented. The bowing of thereference ladder due to interaction with the input stages isanalyzed, and analytical models are derived.     

数字冗余码; 数字更正; 数字校对;

随着流水线ADC精度的不断提高，由运放和采样电容，比较器等引入的各种非线性误差将严重影响流水线ADC的性能。针对各种非线性误差基于校对数字技术的基本思想以及相应的算法。对近几年数字校对技术在流水线ADC中的应用和发展作了总结。最后对数字校对技术的发展趋势进行了分析，并对这一领域进行了展望。     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

一种应用于流水线ADC的自适应后台校正技术

流水线模数转换器(Pipeline ADC)是一种应用广泛的模数转换器结构,可以同时实现高速和高精度性能。然而电路的非理想性严重制约着流水线ADC的性能。提出了一种自适应数字技术,通过使用低速但准确的ADC作为基准,与待校正的流水线ADC并联,并将两者的数字输出的差值送入数字自适应滤波器中进行处理,使流水线ADC的输出不断逼近低速但准确的ADC输出,从而达到数字校正的目的。仿真结果表明,这种方法可以有效去除包括电容失配、有限运放增益、运放失调在内的误差。     

A 16-bit 1 MSPS SAR ADC with foreground calibration and residual voltage shift strategy

In this paper, a 16-bit 1MSPS foreground calibration successive approximation register analog-to-digital converter (SAR ADC) is developed by the CMOS 0.25 μm process. An on-chip all-digital foreground weights calibration technique integrating self-calibration weight measurement with PN port auto-balance technique is designed to improve the performance and lower the costs of the developed SAR ADC. The SAR ADC has a chip area of 2.7 × 2.4 mm², and consumes only 100 μW at the 2.5 V supply voltage with 100 KSPS. The INL and DNL are both less than 0.5 LSB.     

数字接收机模拟信道和ADC的匹配设计

灵敏度和动态范围是数字接收机的2个重要性能。从这2项性能的定义出发,分别阐述了接收机设计中提高灵敏度和动态范围的措施,但二者相互矛盾。因此,结合灵敏度和动态范围的计算公式对数字接收机模拟信道和ADC的匹配设计进行了理论分析和计算,通过一具体接收机设计实例得出一组计算结果,并对计算结果进行了必要地说明。为接收机设计人员在接收机设计和指标分配时提供了一定的设计依据。     

一款结合数字校正技术的流水线ADC设计

基于65 nm CMOS工艺、1.2 V供电电压,设计了一款结合偏移双通道技术的流水线模数转换器(analog-to-digital convertor,ADC)。芯片的测试结果表明,该校正方法有效地消除和补偿了电容失配、级间增益误差和放大器谐波失真对流水线ADC综合性能的制约。流水线ADC在125 MS/s采样率、3 MHz正弦波输入信号的情况下,信噪失真比(signal-and-noise distortionratio,SNDR)从校正前的28 dB提高到61 dB,无杂散动态范围(spurious-free dynamic range,SFDR)从校正前的37 dB提高到62 dB。ADC芯片的功耗为72 mW,面积为1.56 mm2。偏移双通道数字校正技术在计算机软件上实现,数字电路在65 nm CMOS工艺、125 MHz时钟下估计得出的功耗为12 mW,面积为0.21 mm2。