基于流水线ADC的MDAC电容失配校准研究

针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。     

一种用于降低电容失配误差的电容选择配对技术

对于开关电容模数转换器来说,电容失配是一种主要的非线性误差源.为了减少电容失配误差,本文提出了一种差分电容选择配对技术.该技术基于差分级电路的增益误差正比于差分采样电容和与差分反馈电容和之间的相对误差的原理,通过电容比较和电容交换等电路技术,对电路中的工作电容进行选择配对来减小增益误差.概率分析和Monte Carlo仿真表明,该技术可将模数转换器的线性指标提高0.6-bit以上.与其他电容失配校准技术相比,该技术具有校准电路简单、不影响模数转换速度、对工作环境变化不敏感等特点.     

一种用于流水线模数转换器的电容失配校准方法

对于流水线模数转换器来说,电容失配是一种主要的非线性误差源.为了减小电容失配误差,本文提出了一种电容失配校准的方法.该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项.动态模型仿真演示了一个由4-bit电容匹配精度实现12-bit 积分非线性(INL)的例子,验证了电容失配校准的有效性.与传统电路相比,该方法只需在模拟电路中增加几个开关,因此电路实现仍然简单.另一方面,由于一个转换周期需要2个以上的时钟相,会影响模数转换的速度.因此,该方法适用于中等高速、高精度的应用场合.     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

一种用于流水线模数转换器的电容失配校准方法

对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源.为了减小电容失配误差,提出了一种电容失配校准的方法.该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项.基于所提出的方法,设计了一种0.6μm CMOS,13b,2MS/s的流水线ADC实验芯片.对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性.     

一种用于流水线模数转换器的电容失配校准方法

对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源. 为了减小电容失配误差,提出了一种电容失配校准的方法. 该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项. 基于所提出的方法,设计了一种0.6μm CMOS,13b, 2MS/s的流水线ADC实验芯片. 对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR. 以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性.     

基于亚稳态检测的SAR ADC电容失配校准算法

随着工艺进程的不断推进,逐次逼近型模数转换器(SAR ADC)的电容失配对整体电路的速度和精度影响越来越大。针对SAR ADC中电容失配的问题,提出一种基于亚稳态检测的SAR ADC电容失配校准算法,在不增加模拟电路时序复杂度的情况下,有效地解决了电容失配导致的SAR ADC精度不足问题。将该算法运用于12 bit 150 MS/s SAR ADC中,模拟结果表明,有效位数(Enob)可以达到11.93 bit,无杂散动态范围(SFDR)达到92.66 dB。     

一种对失调和电容失配误差进行补偿的流水线ADC子级电路

设计一种用于高速高精度流水线ADC的流水线ADC子级电路,采用伪随机序列控制子ADC电路中比较器阵列的参考比较电压。比较器的高低位被随机分配,消除某个比较器的固有失调对子ADC量化的影响,温度计码的伪随机性可以消除MDAC电容的失配误差对余量输出的影响。电路采用0.18μm 1P5M 1.8V CMOS工艺,运用于12位250MSPS流水线ADC电路中,实际测得流水线ADC电路的SNR为69.92dB,SFDR为81.17dB。     

SAR A/D转换器中电容失配问题的分析

在逐次逼近型(SAR)A/D转换器的设计过程中,电容网络的匹配精度对A/D转换器系统精度有着至关重要的影响。详细推导了电容失配误差与A/D转换器精度的关系表达式,给出了严密的理论证明,为电路设计人员选择工艺、版图方式、电路结构和电容大小提供了有力的理论基础。此论证方式也适用于电阻网络等其他二进制加权网络的精度计算。     

采样信号全摆幅的失配不敏感开关电容二倍放大器

本文提出了一种对电容失配不敏感的开关电容二倍放大器。此结构在放大阶段通过交叉串联两组每组两个电容实现放大功能,并且允许采样信号共模值达到全摆幅。此电路采用电荷补偿技术减小了寄生电容对增益精度的影响。仿真结果显示当采样信号共模值在全摆幅内摆动时,增益误差变化不超过0.03%。当电容失配从0增加到0.2%,增益误差恶化了0.00015%。在所有的仿真中运放的开环增益为69dB。     

一种用于12位40MS/s流水线ADC的宽输入摆幅MDAC

设计了一个用于12位40 MS/s流水线A/D转换器的MDAC电路.为了实现这一较高精度,对传统1.5位/级电路的传输特性进行改进.在改进后电路的传输特性中,当输入信号摆幅加倍时,输出信号摆幅与传统结构相比保持不变,这样既提高了电路信噪比,又不增加运放设计的难度.另外,还设计了实现改进传输特性的电路结构.该MDAC采用TSMC 0.35μm 3.3 V工艺设计,以奈奎斯特频率采样时,仿真结果显示,电路的输入摆幅可达到输出摆幅的两倍,SINAD为73.4dB,ENOB为11.9位,SFDR为89.0 dB.与传统结构相比,EN0B和SFDR分别提高0.7位和7.7 dB.     

用于流水线ADC的频率自适应可编程MDAC电路

A programmable high precision multiplying DAC （MDAC） is proposed. The MDAC incorporates a frequency-current converter （FCC） to adjust the power versus sampling rate and a programmable operational am- plifier （POTA） to achieve the tradeoff between resolution and power of the MDAC, which makes the MDAC suitable for a 12 bit SHA-less pipelined ADC. The prototype of the proposed pipelined ADC is implemented in an SMIC CMOS 0.18 μm 1P6M process. Experimental results demonstrate that power of the proposed ADC varies from 15.4 mW （10 MHz） to 63 mW （100 MHz） while maintaining an SNDR of 60.5 to 63 dB at all sampling rates. The differential nonlinearity and integral nonlinearity without any calibration are no more than 2.2/-1 LSB and 1.6/-1.9 LSB, respectively.     

应用于12bit/50MHz流水线ADC的MDAC的设计

流水线ADC实现了高速度和高分辨率的很好折中,是目前应用最广泛的一种ADC。乘法型数模转换器作为流水线ADC的核心模块,实现了取样保持、减法和余差放大等功能。本文设计了一款应用于12 bit/50 MHz流水线ADC的乘法型数模转换器电路,最后给出仿真验证结果,并绘制出版图。     

Foreground calibration technique of a pipeline ADC using capacitor ratio of Multiplying Digital-to-Analog Converter (MDAC)

A foreground calibration technique of a pipeline analog-to-digital converter (ADC) has been presented in this paper. This work puts an emphasis on erroneous ADC output occurring due to device mismatch, which, in any standard CMOS process boils down to capacitor mismatch. Deviation of gain of a multiplying digital-to-analog converter (MDAC), also known as the radix of a pipeline ADC stage, from its ideal values adds to the non-linearity of the ADC output. Capacitor mismatch is a major contributor for such an error. The proposed foreground calibration technique makes use of a simple arithmetic unit to extract the radix value from the ADC output for calibration. It uses a sinusoidal signal at the input for calibration purposes. The input sinusoidal signal can be sampled by the ADC clock at any rate for the calibration algorithm to be successful. Behavioral simulation of a pipeline ADC with 5% capacitor mismatch supports the established technique. To verify the calibration algorithm further, pipeline ADCs of different resolutions have been designed and simulated in a 0.18 μm CMOS process.     

一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计

文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW.     

A 10-bit 80-MS/s opamp-sharing pipelined ADC with a switch-embedded dual-input MDAC

A 10-bit 80-MS/s opamp-sharing pipelined ADC is implemented in a 0.18-μm CMOS.An opampsharing MDAC with a switch-embedded dual-input opamp is proposed to eliminate the non-resetting and successive-stage crosstalk problems observed in the conventional opamp-sharing technique.The ADC achieves a peak SNDR of 60.1 dB(ENOB = 9.69 bits) and a peak SFDR of 76 dB,while maintaining more than 9.6 ENOB for the full Nyquist input bandwidth.The core area of the ADC is 1.1 mm~2 and the chip consumes 28 mW with a 1.8 V power supply.     

一种采用开关内置双输入MDAC的10b 80 MS/s 运放共享流水线模数转换器

在0.18-μm CMOS工艺下设计了一种10位80MHz采样频率的运放共享流水线模数转换器,提出了一种开关内置的双输入运放共享的MDAC,从而有效的消除了传统结构存在的无法复位和级间干扰通路的问题。测试结果显示,本设计的模数转换器的SNDR可以达到60.1dB,无杂散动态范围可以达到76dB,有效位为9.69 bit,在整个奈奎斯特带宽内有效位均高于9.6bit。芯片核心面积为1.1 mm2,在1.8 V电源电压下功耗为28mW。     

Built-In-Self-Testing Techniques for Programmable Capacitor Arrays

This paper presents efficient built-in-self-testing (BIST) techniques for programmable capacitor arrays (PCAs) on field programmable analog array (FPAA) platforms. The proposed BIST circuits consist of switched-capacitor (SC) integrators and analog window comparators. Taking advantage of FPAA programmable resources, the proposed PCA BIST circuits can be implemented with very small hardware overhead. Also the impact of comparator threshold variations as well as other circuit parasitic effects on the efficiency of the proposed testing method is investigated. Effective circuit techniques along with new comparator designs are presented to minimize the adverse effect of comparator threshold variations. Finally, procedures for using the proposed BIST method to systematically test all PCAs on an FPAA platform are described and experimental results are presented.     

基于SOC估计与单电容配置的电池均衡系统设计

为了解决单体电池串联的均衡问题,本文设计提出了一种电池均衡系统,采用卡尔曼滤波法对电池荷电状态(SOC)进行了估计,并以此为依据对电池进行均衡.均衡采用了单电容配置的飞渡电容法,由MOS管进行开关控制,在电池间转移能量,达到均衡效果.并采用Scilab对设计进行了验证,证实了其可行性.