基于DSP Builder的回波抵消器设计与实现

针对通信中的回波问题,基于自适应滤波的LMS算法,设计了自适应回波抵消器。并基于利用FPGA芯片,在DSP Builder平台上,有效结合MatLab／Simulink和Quartus II设计工具,根据模块化设计思想实现了LMS算法自适应回波抵消器硬件电路设计。软件仿真和系统FPGA硬件实测结果表明,该设计方法使回波抵消器的FPGA硬件实现更加简便快捷。     

基于DSP Builder的回波抵消器设计与实现

针对通信中的回波问题,基于自适应滤波的最小均方（LMS）算法,设计了一个自适应回波抵消器。基于FPGA芯片,在DSP Builder平台上,有效结合MATLAB/Simulink和Quartus Ⅱ设计工具,根据模块化设计思想实现了LMS算法自适应回波抵消器硬件电路设计。软件仿真和系统FPGA硬件实测结果表明,该设计方法使回波抵消器的FPGA硬件实现更加简便快捷。     

一种高性能9/7离散小波变换滤波器的硬件设计

基于提升格式的离散小波变换比传统的基于卷积的运算量少,易于VLSI实现。本文提出了一种基于提升格式,高效实时实现JPEG2000中9/7双正交离散小波变换滤波器的VLSI结构设计方法。该方法所设计的结构,在保证同样的精度下,减少了运算量,整体运算速度高,硬件花费少,存储需求低,硬件利用率达到100%。本文用Verilog HDL对系统进行硬件描述,并选用Xilinx公司的XCV50e-cs144-8器件在ISE4.1环境下实现了综合。     

ATSC数字电视标准中Trellis编码器及解交织器的FPGA实现

介绍了信道编码中网格编码调制和交织编码的基本原理,重点介绍了以上两种ATSC数字电视标准下的具体实现方法,并着重讨论了Trellis编码器以及解交织器的FPGA硬件实现。     

气象雷达模拟训练器主控系统的设计与实现

雷达模拟训练器是替代真实雷达训练器对操作员进行训练的多快好省的方案.简要介绍了气象雷达的探测原理及模拟训练器的仿真原理,重点阐述了模拟训练器控制系统的硬件组成原理和结构,介绍了内部各个模块的具体实现方法,并给出了硬件控制流程.经调试,实现了控制功能,也证明了设计方案的可行性.     

帧长可配置QPP交织器的FPGA设计

针对传统固定交织器灵活性和适应性差的特点,在LTE标准下,提出了一种基于FPGA的可变帧长QPP交织器的硬件实现方案.采用"自上而下"的设计思想和"自下而上"的实现流程相结合的方法,根据FPGA自身特点,将QPP交织算法巧妙地转化为硬件语言进行描述,对特定功能模块进行优化设计后调试统一.将设计的交织器应用于Turbo码编译码器中,下载配置到Xilinx公司的Virtex-2 Pro系列芯片,依据信道环境修改编码码长,使译码性能与时延达到最佳平衡,具有很好的移植性和通用性.     

随机交织器的设计与实现

本文首先分析了随机交织器在Ｔｕｒｂｏ码中的重要作用。然后讨论了交织器长度的选择原则,并且对ＡＷＧＮ信道和Ｒａｙｌｅｉｇｎ衰落信道条件下交织深度对Ｔｕｒｂｏ码性能的影响进行了计算机模拟。在此基础上,给出了随机交织器的两种硬件电路实现方案,其中方案二便于ＡＳＩＣ实现。     

数字话音回波抵消器调试环境的设计

介绍了一种采用MC33120和声码器实现的数字话音回波抵消器软件的硬件调试环境。着重介绍了调试环境中,外部硬件电路的回波信号量的设定方法。     

基于FPGA的Turbo译码交织器设计

介绍了一种Turbo译码交织器的现场可编程门阵列（Field Programmable Gate Array，FPGA）硬件实现方案，将交织算法的软件编程和FPGA内部的硬件存储块相结合，有效地降低了译码器的硬件实现复杂度，减小了译码延时，并且给出了具体的译码器内交织器FPGA实现原理框图。     

数字话音回波抵消器硬件的设计

文章介绍一种采用ＣＯＤＥＣ（编解码）接口芯片ＭＣ１４ＬＣ５４８０、ＴＭＳ３２０Ｃ３１设计实现的数字话音回波抵消器硬件的设计方法。着重介绍了回波抵消器模拟接口的实现方法。     

基于提升算法的离散小波变换FPGA实现

离散小波变换是当今许多图像处理和压缩技术的基础,并得到了广泛的应用.本文以4阶Daubechies小波为例阐述基于提升算法的离散小波变换的原理,并给出其硬件实现架构,然后进行仿真,将仿真结果与Matlab软件实现结果进行比较,结果表明硬件实现与软件实现基本一致,该硬件架构与基于传统的卷积方法实现相比,可以减小硬件实现面积,并利用插入流水线寄存器的方法,缩短关键路径,提高运算速度.     

一种高效的三维DWT VLSI结构设计方法

文中通过深入研究三维离散小波变换(3D DWT)核心算法并根据序列图像编码的特点,设计并实现了一种适合硬件实现的高效的三维小波变换VLSI结构。编写了相应verilog模型,并进行了仿真和逻辑综合。仿真结果表明行列滤波并行处理并采用流水线设计方法,加快了运算速度,有效降低了片内存储容量。     

一种参数可变实时RS编码器的设计

文中提出一种可变参数，纠错能力可调的连续输入的RS编码器。该编码器在做到对通信系统中不同数据传输率的实时编码的同时，还具有较高的硬件利用率和提高系统集成度减小功耗．在所提出的结构基础上，完成了硬件模块设计，并进行了仿真和FPGA实现．用VerilogHDL对系统进行了硬件描述，在Xilinx平台上Virtex2系列XCV1000芯片上，在ISE8．1环境下实现了可变码率的RS实时编码功能．     

Fast algorithm and efficient hardware architecture of half-pixel interpolation unit for H.264/AVC

A fast half-pixel motion estimation algorithm and its corresponding hardware architecture are presented. Unlike three steps are needed in typical half-pixel motion estimation algorithm, the presented algorithm needs only two steps to obtain all the interpolated pixels of an entire 8′8 block. The proposed architecture works in a parallel way and is simulated by Modelsim 6.5 SE, synthesized to the Xilinx Virtex4 XC4VLX15 Field Programmable Gate Array(FPGA) device, and verified by hardware platform. The implementation results show that this architecture can achieve 190 MHz and 11 clock cycles are reduced to complete the entire interpolation process in comparison with typical half-pixel interpolation, which meets the requirements of real-time application for very high defination videos.     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

基于CMOS图像传感器的计花器设计

阐述了新型CMOS图像传感器ME1010的结构模块与工作方式,设计出了以ME1010为核心的计花器系统,给出了系统硬件、软件结构,对硬件和软件进行了计算机仿真分析。仿真结果表明该系统能够满足高支纤维生产过程对计花作业的要求,具有实用价值。     

Flooding-based watershed algorithm and its prototype hardware architecture

Watershed transformation is a powerful image segmentation technique. The potential of its real-time application can be realised by a dedicated hardware architecture. However, little work has been reported so far on hardware realisation of watershed transformation. The authors propose an improved watershed algorithm derived from Meyer's simulated flooding-based algorithm by ordered queues and a prototype FPGA-based architecture for its effective implementation. The improvement in computational complexity results from use of a single queue and conditional neighbourhood comparisons while processing the 3 /spl times/ 3 neighbouring pixels. Besides analysing the computational complexity of the principal steps of the proposed algorithm, the authors present simulation results of running the proposed algorithm and the conventional algorithm on different images for comparison. The proposed architecture has been modelled in VHDL and synthesised for Virtex FPGA. The implementation results show acceptable performance of the proposed architecture.     

一种基于微程序的FIR滤波系统

在分析基本FIR滤波器原理的基础上,设计了基于微程序的FIR滤波系统的硬件架构,并采用自顶向下的设计方法,利用硬件描述语言Verilog HDL实现了该系统,最后在Xilinx软件开发工具vivado2016.1上进行了仿真,并在Matlab软件中进行了验证。结果表明,设计的基于微程序的FIR滤波系统硬件架构可行,软件可靠,并具有阶数可扩展、可重构、可移植、占有资源少、功耗低的优点。     

基于CMMB标准的新型FFT处理器设计

针对中国移动多媒体广播(CMMB)系统中高速FFT处理器的设计要求,提出了一种新的适用大点数FFT算法的流水线实现结构.采用了混合基4/2、按频率抽取FFT算法,完成了4 096/2 048点,13 bit位宽,定点复数FFr的设计,两个点数的FFT变换能够采用同一套结构实现,节约了资源.设计全部采用VerilogHDL语言描述并通过FPGA仿真验证.