一种自偏置锁相环结构的分析

介绍了一种自偏置结构形式的锁相环设计方法,在一定程度上可以对锁相频率源输出信号质量进行改善,提升产品性能,简化设计。在没有增加额外环外混频频率信号的情况下,对改进后的锁相环电路进行测试,其相位噪声指标提高约10 dB,具有较大的工程应用优势。     

自偏置锁相环结构及其稳定性条件分析

给出了基于自偏置技术的电荷泵锁相环电路,压控振荡器的工作频率动态地建立了电路内部所有的偏置电压和电流,从而实现了固定衰减因子,固定环路带宽与工作频率之比,这二者由电容的比率决定,极大地实现了电路设计的工艺无关性,同时也得到了小的相位抖动,最后,对这种锁相环的稳定性进行了一定的分析。     

数字锁相环综评

本文旨在对数字锁相环(DPLL'S)三十年来在理论和实验方面的发展,作一系统的综述和评论.文中系统地阐述了各种理论,指出了它们之间的关系,以及它们是在什么假设前题下建立的.各种理论有什么优缺点,顺便也指出了尚待解决的问题.这篇评论充分注意到由于微处理技术迅速的发展,对通讯和控制信号的各种算法已能在数字领域内方便地实现.因此,本文把重点放在介绍自适应数字锁相环上.最后,文中展望了DPLL的研究和发展的前景.     

基于锁相环的低杂散细步进频率合成器

针对传统频率合成器小步进杂散的问题,提出一种新颖的宽带频率合成器方案;采用双锁相环的混频及分频实现锁相环参考信号的细步进;通过参考频率和鉴相频率的变化实现锁相环输出信号的小步进变化;弥补了传统DDS激励锁相环的频率合成方式难以实现小型化的缺点;通过锁相后的倍频及分频实现Ka波段的宽带覆盖;分析了方案及设计中的技术难点,...     

几种锁相环芯片在移动通信及其他环境中的应用

锁相环是一种可以产生输出信号相位与输入标准信号相位相关的控制系统。本文简介了锁相环的发展简史以及其在现代移动通信中的重要地位,并介绍了Freescale公司的MC33493芯片在轮胎压力检测中的实际应用。     

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。     

锁相环频率合成技术及其应用

在当今的调频广播发送技术中,为了适应对发射机输出频率稳定度和频率准确度的严格要求 ,以及方便更换发射机频率的需要,在固态调频发射机中普遍使用了锁相技术和频率合成技术.锁相环频率合成器成为固态调频发射机重要的组成部分.     

自偏置锁相环的相位噪声分析

自偏置锁相环被提出以来,被认为能够以简单的电路结构降低锁相环的环内分频比从而改善环路带宽内的相位噪声。从噪声的相关性出发,分析了信号经过自偏置电路后对相位噪声的影响,并通过计算自偏置锁相环的相位传递函数得到其相位噪声模型,对比于传统单环式锁相环结构,其环内分频比并未降低。通过设计一2. 28～2. 52GHz 的自偏置锁相环,对其相位噪声进行测试并与传统单环和偏置式锁相环进行比较,测试结果也表明自偏置锁相技术并不能降低锁相环的带内相位噪声。     

锁相环的辅助频率捕获

本文从工程角度介绍了鉴频器辅助频率摘获法、频率数字变换(F/D)辅助频率捕茯法在混合式锁相环技术中的应用;讨论了各自的优缺点,推导出为保证跳频时各频率点的准确锁定、缩短跳频时间、设定环路参数应遵循的原则。     

正弦波锁相环频率合成电路

锁相环频率合成器一般由鉴相器、环路滤波器及压控振荡器组成,通常合成方波信号,而在实际应用中往往需要高质量的正弦波,为此需将方波信号变换成正弦波信号。其变换方法主要有ＬＣ无源带通滤波技术和加权式正弦波合成技术,但这两种方法技术复杂,成本偏高。为此本文介...     

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16～400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19～0.88 V,振荡频率范围为5.9～6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。     

一种基于自偏置技术的低抖动锁相环

设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65 nm CMOS工艺,在1.2 V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰值抖动为8.7 ps,电路的核心功耗为45 mW,相位噪声为-79.7 dBc/Hz。     

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

一种自偏置锁相环电路的分析与测试

自偏置锁相环电路结构自提出以来便受到了极大的关注,人们普遍认为其可以改善锁相环的相位噪声。为了验证这种结构能否改善传统锁相环电路的相位噪声性能,根据锁相环的基本理论设计并实现了一种可进行重新配置的锁相环电路结构,电路中的锁相环结构可以在传统锁相环、自偏置锁相环和普通偏置锁相环之间进行切换。使用信号源分析仪分别测试得到了这3种结构的相位噪声性能：自偏置锁相环的带内相位噪声比普通锁相环恶化了约6 dB,而采用普通偏置锁相环使环路等效分频比减小5的相位噪声比普通锁相环改善了约14 dB。理论与测试结果均表明,自偏置锁相环和普通锁相环相比,环路反馈回路中的分频比并没有有效降低,因此自偏置锁相环的相位噪声性能并没有得到改善。     

锁相环在捷变频率合成中的应用

捷变频率合成是雷达、通信、电子对抗等领域中极为重要的技术。锁相频率合成（PLL）具有比DDS更优秀的杂散抑制能力,常用于捷变频率合成。本文介绍了捷变合成常用方法,分析了PLL的原理及PLL频率捷变的影响因素。最后讨论了PLL在捷变频率合成中的基本方法,并分别举例说明其特点,对捷变频率合成的研究有很高的参考价值。     

基于ADF4106的锁相环设计

信号源作为一种通用测试仪器,是研制、检测与维护众多电子产品的必备工具,而频率合成是信号源的核心组成部分,对信号源整机的功能和指标起着决定性作用,锁相环频率合成可以产生高质量的频率,本设计利用锁相环基本原理,设计出了高性能的频率合成电路.本文详细介绍了某信号源二本振频率3.6GHz的锁相环设计,给出了系统原理图以及关键电...     

基于自偏置结构的参考电流源电路

在传统参考电流源的基础上,设计了一种结构更为简单,与电源电压、温度无关的参考电流源,并在此基础上进一步优化了自偏置电路镜像电流的精度,更好地提高整个电路的性能。该电路基于SMIC 0.18μm BCD CMOS工艺,使用Cadence仿真软件进行电路仿真。结果表明,在-55~125℃的温度范围内,该电路的输出电流变化不超过3%,并且优化后的电流源镜像精度也得到了大幅度的提高。