使用两种频率补偿技术的低压差稳压器设计（英文）

介绍了一款具有两种频率补偿技术的低压差(LDO)线性稳压器。在LDO误差放大器的设计中,同时采用嵌套密勒补偿技术和具有可变负载的动态密勒补偿技术,确保LDO在负载电流变化60mA范围内的稳定性。该LDO采用联华电子公司(UMC)0.11μm CMOS工艺实现,所设计的LDO输入电压1.5~3.3V,负载最大电流60mA,输出电压稳定在1.23V。芯片测试结果表明,当负载电流从1mA突变为60mA或者从60mA突变为1mA时,LDO的输出稳定时间小于30μs,且输出电压变化小于12mV。在3.3V的输入电压下,LDO的静态电流为50μA,且在满负载变化时输出电压的变化仅有18mV。     

LDO线性稳压器的选择与应用

前言 LDO线性稳压器种类繁多,应用很普遍。随着工艺和技术的不断改进,新产品层出不穷。LDO应用电路的设计虽很简单,但要想稳定可靠的使用,还是会涉及很多问题。本文结合LDO的特点,介绍了与电路设计及选型相关的性能参数,特别针对LDO本身热损耗和稳定性问题进行深入分析,以期对此类电源的设计有更好的了解。     

一种应用于SoC的高稳定性无片外电容LDO稳压器

为了减少负载电流瞬态变化对低压差线性稳压器(LDO)输出电压稳定性的不利影响,设计了一种应用于片上系统(SoC)的高稳定性无片外电容LDO稳压器.该电路采用密勒电容倍增补偿和零点-极点跟踪补偿技术,使LDO在不同负载条件下仍具有良好的环路稳定性.同时,通过摆率增强电路来动态调节功率晶体管的栅极电压,改善了LDO的瞬态响...     

一种有源零点补偿的片上LDO设计

提出了一种新颖的有源零点补偿LDO结构,实现了LDO在全负载范围内的稳定,1~10 MHz范围内的电源抑制比提高了10 dB。采用欠冲电压减小技术,显著减小了输出欠冲电压,提高了瞬态响应性能。基于SMIC 65 nm CMOS工艺,设计了输出电压为1 V、压差电压为200 mV、最大输出电流为100mA的无片外电容LDO。仿真结果显示,空载时LDO的相位裕度为64.3°,最大过冲和欠冲电压分别为52 mV和47 mV,满载时LDO的电源抑制比为－66 dB@10 kHz。     

集成LDO的复杂SoC芯片电源网格研究与实现

本文阐述了集成LDO的复杂SoC芯片电源网格在EPS（Encounter Power System）环境下更精确的分析和实现方法，指出了传统的基于理想电压源的电源网格分析的不足，并对EPS基于LDO的数模混合电源网格分析的结果与SPICE仿真的结果进行了比较，从而保证了集成LDO的SoC芯片的电源稳定性和时序收敛的正确性。     

一种高稳定性的无片外电容的LDO的设计

本文基于SMIC 0.18m CMOS工艺设计了一种高稳定性的无片外电容的LDO。通过采用无片外电容的结构,去掉了LDO的片外的大电容,便于SOC系统的设计。采用有源反馈-阻尼控制频率补偿技术来保证LDO环路的稳定性。     

基于动态频率补偿的LDO电路设计

文中提出了一种基于动态频率补偿技术的LDO电路。通过添加电压缓冲器,提高了LDO的环路增益和瞬态响应特性。该电路通过电流镜采样调整管电流,使主极点频率与第三极点频率随负载电流的改变而产生相同倍数的变化,克服了LDO零极点随负载变化而导致环路稳定性变差的问题。文中设计采用中电二十四所HC12.BJT工艺,利用Spectre仿真工具进行仿真,研究了不同负载电流下该LDO的频率特性及其稳定性问题。仿真结果表明,该电路在10 μA~100 mA负载电流的变化范围内,LDO环路的相位裕度保持在50°~70°之间,证明提出的LDO调整器具有良好的稳定性。     

一种片上多电压输出LDO电路北大核心

提出了一种具有较高增益和稳定性的片上低压差线性稳压器(LDO),可为高速变化的逻辑和驱动电路提供快速响应的电压。该两级级联输出的LDO基于0.18μm BCD工艺设计，工作在9.5～15.5 V宽电源电压范围内，并且具有较好的相位裕度、较高的响应速度以及较好的线性调整率，能够满足芯片内部多个电源轨的供电需求。采用Cadence仿真并进行了流片试制，仿真和测试结果表明，该LDO主环路在全负载范围内具有较好的相位裕度，输出电压纹波较小。在输入电压为9.5～15.5 V时，两级LDO的输出电压分别稳定在4.53 V和1.80 V,具有较好的线性调整率。LDO用于GaN驱动芯片时，能稳定地为逻辑和驱动等模块提供电源电压。     

适用于高频开关芯片的快速瞬态响应LDO设计

设计了一种片外大电容快速瞬态响应低压差线性稳压器。该LDO电路基于跨导线性结构设计,在输出级引入推挽结构,有效地减小过冲的幅值和恢复时间,提高了LDO的瞬态响应速度;利用浮动缓冲器驱动功率管,有效地提高了LDO的电流效率;采用动态零点补偿技术,保证了LDO在全负载范围内的环路稳定性。该LDO电路基于0.35μm BCD工艺设计与仿真验证。结果表明,在1.2 V~3 V输入电压范围,LDO的输出电压为1 V,静态电流约为50μA,可提供0~300 mA的负载。在上升下降沿为500 ns、幅度为300 mA、轻载持续时间为50μs的负载瞬态跳变下,过冲和下冲均小于20 mV。电路满足高频负载跳变的应用需求。     

一种高性能无片外电容型LDO设计北大核心CSCD

设计了一种高性能无片外电容型LDO线性稳压器.其中,EA采用推挽输出放大器设计,在静态时保持低功耗,瞬态响应时提供大的输出电流,提高LDO的响应速率.高环路增益使LDO电路具有很高的稳压精度;采用零点补偿技术,保证了LDO环路稳定性.LDO采用0.13μm CMOS工艺设计,仿真结果表明,在1.2V^2.0V输入电压下,LDO输出稳定的1.0V电压,输出负载电流为50μA^100mA,最大负载电容可达到100pF,低频PSR为-67.5dB@100mA^-85.5dB@50μA,负载调整率0.8μV/mA,LDO的静态电流为50μA,整体版图面积为0.016 3mm2.     

基于LDO电压调整器的带隙基准电压源设计

设计一款应用于电压调整器（LDO）的带隙基准电压源。电压基准是模拟电路设计必不可缺少的一个单元模块,带隙基准电压源为LDO提供一个精确的参考电压,是LDO系统设计关键模块之一。本文设计的带隙基准电压源采用0.5μm标准的CMOS工艺实现。为了提高电压抑制性,采用了低压共源共栅的电流镜结构,并且在基准内部设计了一个运算放大器,合理的运放设计进一步提高了电源抑制性。基于Cadence的Spectre进行前仿真验证,结果表明该带隙基准电压源具有较低的变化率、较小的温漂系数和较高的电源抑制比,其对抗电源变化和温度变化特性较好。     

一种具有过温和短路保护的低压LDO设计

在分析各种低压LDO结构的基础上,设计了一款新型的基于0.18 μm CMOS工艺的LDO低压降线性电压调整器。该LDO电路采用了折叠低压带隙和折叠共源共栅结构的运放,采用密勒补偿以保证整体LDO的稳定性。具有很低的输入/输出电压差、超低的静态电流,良好的负载调整能力、线性调整能力和良好的电源抑制特性,此外,还具有过温保护和短路保护电路,保证电路的安全工作。该电路配以简单外部设备即可为各种电子产品提供灵活、高效、可靠的电源解决方案,大大降低了设计成本。     

一种低功耗宽频带LDO线性稳压电路设计

设计了一种用HHNEC0.35μmBCD工艺实现的LDO线性稳压器,该LDO是一款低功耗,带宽大的低压差线性稳压器。对其结构和工作原理进行分析,讨论了关键电路的设计,模拟结果验证了设计的正确性。     

Full On-Chip CMOS Low-Dropout Voltage Regulator

This paper proposes a solution to the present bulky external capacitor low-dropout (LDO) voltage regulators with an external capacitorless LDO architecture. The large external capacitor used in typical LDOs is removed allowing for greater power system integration for system-on-chip (SoC) applications. A compensation scheme is presented that provides both a fast transient response and full range alternating current (AC) stability from 0- to 50-mA load current even if the output load is as high as 100 pF. The 2.8-V capacitorless LDO voltage regulator with a power supply of 3 V was fabricated in a commercial 0.35-mum CMOS technology, consuming only 65 muA of ground current with a dropout voltage of 200 mV. Experimental results demonstrate that the proposed capacitorless LDO architecture overcomes the typical load transient and ac stability issues encountered in previous architectures.     

一种衬底波纹注入的宽频带高PSR无片外电容LDO

基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。     

一种低功耗无电容型LDO的设计

提出了一种片上集成的低功耗无电容型LDO(low drop out)电路。该电路采用折叠型cascode运放作为误差放大器,通过消除零点的密勒补偿技术提高了环路稳定性;并在电路中加入了一种新的限流保护结构以保证输出电流过大时对LDO的输出进行保护。此外,在电路中加入了省电模式,可在保持LDO输出1.8 V情况下节省大于70%的功耗。该设计采用HHNEC 0.13μmCMOS工艺,仿真结果显示:在2.5~5.5 V电源供电、各个工艺角及温度变化条件下,LDO输出的线性调整率小于2.3 mV/V,负载调整率小于14μV/mA,温度系数小于27×10-6/℃;在正常工作模式下,整个LDO消耗85μA电流;在省电模式下仅消耗23μA电流。     

An ultra-low power output capacitor-less low-dropout regulator with slew-rate-enhanced circuit

An ultra-low power output-capacitorless low-dropout (LDO) regulator with a slew-rate-enhanced (SRE)circuit is introduced.The increased slew rate is achieved by sensing the transient output voltage of the LDO and then charging (or discharging) the gate capacitor quickly.In addition,a buffer with ultra-low output impedance is presented to improve line and load regulations.This design is fabricated by SMIC 0.18 μm CMOS technology.Experimental results show that,the proposed LDO regulator only consumes an ultra-low quiescent current of 1.2 μA.The output current range is from 10 μA to 200 mA and the corresponding variation of output voltage is less than 40 mV.Moreover,the measured line regulation and load regulation are 15.38 mV/V and 0.4 mV/mA respectively.     

一种快速响应低压差线性稳压器的设计

介绍了一种应用于DRAM芯片内部供电的新型低压差线性稳压器(LDO)。在传统LDO电路PMOS输出驱动管的栅端增加了一个开关电容电路,根据负载电流使能信号控制耦合电容的接入,使驱动管的栅端耦合到一个正向或者负向的电压脉冲,在负载电流急剧变化时能快速调整过驱动电压,以适应负载电流的变化。仿真结果显示,该电路有利于输出电压的快速稳定,恢复时间缩短了38%以上。采用45 nm DRAM 掩埋字线工艺进行流片。实测结果显示,该LDO输出电压恢复时间在10 ns以内。在DDR3-1600的数据传输速度下,DRAM芯片的数据输出眼图为280 ps,符合JEDEC标准。     

基于P-MOSFET的低压差稳压电源的研究

低压差稳压电源以低功耗、高效率、低噪声、低干扰、体积小、重量轻等显著特点,深受人们的青睐,本文首先介绍了基于P-MOSFET的低压差稳压电路的工作原理,并通过分析运放的增益曲线说明系统的稳定性。接下来介绍了一种低压差稳压电路的驱动芯片的工作原理以及设计方法。并通过实验验证了稳压电路,设计出来的电路简单可靠。     

Characterization of Low Drop-Out during ageing and design for yield

Low Drop-Out (LDO) voltage regulators are extensively used to provide a stable power supply voltage independent of load impedance. LDO must be robust with regard to input voltage, temperature and local mismatch variations. Moreover, it must fulfill these specifications all along its lifetime. The influence of process variation on LDO performances has intensively been studied, but only few works are reported about ageing mechanisms. This paper presents an illustrative case study on the change of LDO performances due to wear-out mechanisms. The ageing effects are investigated on the static and dynamic performances parameters. After introducing LDO design content, a review of degraded performances (Output Voltage VOUT, Power Supply Rejection Ratio (PSRR), shutdown current…) is presented and compared to simulation. Then, statistical VOUT measurements are presented and compared with Monte Carlo simulations. Finally, sizing for yield methodology is introduced. The objective is to find optimal device size to guarantee a target of failure rate in fresh and aged conditions.