可重构和多核技术对嵌入式系统设计的影响

随着各种处理器件的应用,嵌入式系统的设计不再局限于单一处理芯片的功能应用,各类芯片技术的发展不断优化推动嵌入式系统的设计.该文就处理芯片多核趋势和可重构技术对嵌入式系统设计的影响展开研究.     

实时多核嵌入式系统研究综述

随着计算机系统与物理世界的结合越来越紧密,实时系统需要承担越来越复杂的运算任务.多核处理器的兴起为同时满足实时性约束和高性能这两方面的需求提供了可能.基于多核处理器的实时嵌入式系统的研究已成为近几年研究的热点.对现有的面向实时多核嵌入式系统的研究工作进行了综述,介绍了实时多核嵌入式系统的关键设计问题,从多核共享资源干扰及管理、多核实时调度、多核实时程序并行化、多核虚拟化技术、多核能耗管理和优化等几个方面对现有研究工作进行了分析和总结,并展望了实时多核系统领域进一步的研究方向.     

嵌入式多核平台调试技术

多核处理器因其处理能力和功耗的潜在优势,逐渐应用于嵌入式系统中．而多核体系的并行程序调试难度将直接影响到产品的释放周期,其调试过程的复杂度将随着片上核数的增加而呈指数上升．本文针对多核平台中常见的异常问题,通过分析MIPS架构的软硬件平台工作原理,介绍了一种嵌入式多核系统的调试方法,实现对简单程序的跟踪分析,方便了多核系统的调试．     

面向嵌入式多核系统的可共享多通道便签存储器设计与实现

嵌入式多核系统性能提高的关键在于灵活的存储体系.文中提出并设计实现了一种可共享多通道便签存储器,所设计存储器可作为嵌入式多核系统中的共享存储器使用.该存储器采用模块化设计方法,利用多体交又的连接方式提高存储器带宽并提供两种访问模式.其中私有访问模式对非本地SPM通道的写禁止降低了存储一致性的维护开销.实验结果表明,与Cache存储器相比,该存储器应用于嵌入式多核系统可以提高程序运行性能约6%,节省约48%的功耗.     

嵌入式ARM多核处理器并行化方法的研究

随着嵌入式处理器技术的不断发展以及人们对嵌入式设备性能的要求越来越高,嵌入式处理器由单核时代进入多核时代。然而,传统嵌入式系统软件开发方法还是基于单核模式,并没有利用嵌入式多核处理器多核并行化的特点,没有充分发挥嵌入式多核处理器的性能。虽然在PC平台上,多核并行化方法相对更成熟,但嵌入式多核处理器在处理器数目、Cache以及总线等方面有很大不同,嵌入式平台多核并行化并不能借助PC平台的实践方法,因此基于嵌入式平台研究多核并行化的方法是很有意义的。     

基于Cortex嵌入式多处理器系统的图像中值滤波算法并行化的研究

嵌入式系统在图像处理、空间计算等领域越来越广泛,如何在功耗、成本和计算能力三个主要方面取得平衡,利用多核和多处理器系统以并行计算方式提高嵌入式系统计算能力是一种有效的解决方案.讨论了基于Cortex嵌入式多处理器系统的基本结构,并在该系统上进行图像中值滤波算法的并行化研究.实验结果分析表明,在该嵌入式多处理器平台上配合并行算法能够成倍提高图像中值滤波的运行性能.     

风河展多核虚拟化优势

多核处理不仅在PC、服务器领域大行其道，而且在嵌入式系统中的应用迅速扩大，多核技术不仅有助于突破性能瓶颈，而且对降低设备成本和功耗具有重要作用。     

数据流驱动的多线程模式在嵌入式多核系统中的应用

数据流驱动相比控制流驱动计算模式,更容易发掘应用程序的并行性,多线程是其必然结果.在嵌入式多核系统中,采用分布和并行的多个处理核来提供高计算能力.数据流驱动的多线程计算模式抽象其中的并行计算、通信、存储和资源限制等模式.适合用来描述多核系统的行为,对性能进行分析和预测.并指导系统设计和开发.     

面向嵌入式多核的OpenMP扩展方法

为多核平台开发一种有效的编程方法已经成为并行软件研究的一个重要目标.在嵌入式多核平台上进行了OpenMP并行程序的有效的实施运行.针对嵌入式具有有限内存资源的特点,提出了通过扩展OpenMP自定义制导语句tiling来提高并行程序在嵌入式多核平台上的运行效率.扩展后的OpenMP并行程序支持循环分片,从而能够充分利用层...     

基于Eclipse嵌入式系统调试软件的设计

基于Eclipse平台的嵌入式软件开发调试工具对于嵌入式系统软件开发具有重要意义,但目前基于Eclipse平台的嵌入式开发调试工具实现不多.针对这种情况,提出了使用Eclipse平台及其插件技术进行嵌入式调试工具软件的开发,实现了支持嵌入式多核系统的调试工具软件MDSPTool,能够与嵌入式开发平台WorkBench完全无缝集成.实验结果表明, MDSPTool调试工具提供了优良的用户界面,便捷的并行调试方法,高度集成的系统监测功能,从而提高了嵌入式软件开发效率.     

Embedded Multicore Processors and Systems

Unlike desktop PC or server applications, multicore devices used in embedded systems are many and diverse. There are many potential approaches to solving the numerous multicore-related issues. The articles in this issue on embedded multicore processors and systems represent a small sampling of these issues.     

Impact of level-2 cache sharing on the performance and power requirements of homogeneous multicore embedded systems

In order to satisfy the needs for increasing computer processing power, there are significant changes in the design process of modern computing systems. Major chip-vendors are deploying multicore or manycore processors to their product lines. Multicore architectures offer a tremendous amount of processing speed. At the same time, they bring challenges for embedded systems which suffer from limited resources. Various cache memory hierarchies have been proposed to satisfy the requirements for different embedded systems. Normally, a level-1 cache (CL1) memory is dedicated to each core. However, the level-2 cache (CL2) can be shared (like Intel Xeon and IBM Cell) or distributed (like AMD Athlon). In this paper, we investigate the impact of the CL2 organization type (shared Vs distributed) on the performance and power consumption of homogeneous multicore embedded systems. We use VisualSim and Heptane tools to model and simulate the target architectures running FFT, MI, and DFT applications. Experimental results show that by replacing a single-core system with an 8-core system, reductions in mean delay per core of 64% for distributed CL2 and 53% for shared CL2 are possible with little additional power (15% for distributed CL2 and 18% for shared CL2) for FFT. Results also reveal that the distributed CL2 hierarchy outperforms the shared CL2 hierarchy for all three applications considered and for other applications with similar code characteristics.     

MPA: Parallelizing an Application onto a Multicore Platform Made Easy

Commercial multicore platforms offer flexibility, computational power, and energy efficiency. However, a key open issue remains: how can designers quickly and efficiently map an application onto such a platform while profiting from the potential benefits? This article presents a tool to parallelize applications for execution on embedded multicore platforms, allowing fast design space exploration.     

Guest Editors' Introduction: Hot Chips 18

Over its 18-year history, the Hot Chips conference has become a leading forum for the latest computing, communications, and networking chips. The conference covers a variety of technical details about these chips, including technology, fundamental algorithms, packaging techniques, architecture, and circuit details. This issue features six of the best presentations from Hot Chips 18, expanded to full articles. Topics include multiprocessor/multicore systems, embedded processing, and low-power processing.     

Precise contention-aware performance prediction on virtualized multicore system

Multicore systems are widely deployed in both the embedded and the high end computing infrastructures. However, traditional virtualization systems can not effectively isolate shared micro architectural resources among virtual machines (VMs) running on multicore systems. CPU and memory intensive VMs contending for these resources will lead to serious performance interference, which makes virtualization systems less efficient and VM performance less stable. In this paper, we propose a contention-aware performance prediction model on the virtualized multicore systems to quantify the performance degradation of VMs. First, we identify the performance interference factors and design synthetic micro-benchmarks to obtain VM’s contention sensitivity and intensity features that are correlated with VM performance degradation. Second, based on the contention features, we build VM performance prediction model using machine learning techniques to quantify the precise levels of performance degradation. The proposed model can be used to optimize VM performance on multicore systems. Our experimental results show that the performance prediction model achieves high accuracy and the mean absolute error is 2.83%.     

一种支持多级存储架构的嵌入式多核操作系统模型

多核处理器已经成为主流,并且被广泛应用于嵌入式设备中.在操作系统如何有效支持多核处理器方面的研究中,目前国内外大多基于常见的紧耦合共享存储架构的多核处理器,而对一些特殊存储架构的多核处理器研究并不多.本文针对内存受限的多级存储架构的多核处理器,提出一种单代码多数据的嵌入式多核操作系统模型.实验表明,该模型应用在具有多级存储架构的八核DSP上,比AMP模型减少约80%的代码空间开销;与SMP模型相比,与实时性紧密相关的时间开销减少约10倍.     

多核系统下并行节点复制垃圾收集算法

为了提高垃圾收集效率,减少用户程序等待时间,提出了一种在多核系统下基于LISP2算法的并行节点复制算法。该算法通过把LISP2算法的4个垃圾收集阶段分别并行化来实现并行垃圾收集。实验结果显示,该算法在多核系统下能有效提高垃圾收集效率。     

面向网络处理器的软件组件技术研究*

基于网络处理器的系统是一种复杂的嵌入式系统,具有实时、资源受限和异构的特点.组件技术可以实现有效的软件开发,但是通用的组件技术不适合基于网络处理器的系统.研究将组件技术应用于基于网络处理器的系统的问题,分析了硬件系统结构和目标应用的特点,提出了组件模式,定义了框架服务,并讨论了软件性能工程.其组件技术也适用于其他类似的多核系统.