脉冲探地雷达回波信号数据采集的设计

深入分析探地雷达工作原理以及雷达回波信号的特点,采用基于等效时间取样技术实现探地雷达回波信号的数据采集:采用高精度的数字可编程延时器产生稳定的步进时钟,作为时序步进采样的同步信号,同时采用"PC机+单片机+CPLD"以实现对数据采集、存储和传输的时钟控制.较之以前采用模拟电路技术产生步进采样脉冲,有电路简单、精度高、稳定性好和实时性强等优点.将标准的正弦波通过该采集电路,经处理得到恢复的波形,通过波形对比的方式来验证该设计的性能,从而定性的可以看出该设计能良好的恢复原来的信号,满足设计要求.     

基于等效时间采样的探地雷达回波信号采样方法研究

探地雷达是一个工作频率上限约为1GHz的时域系统。如果采用传统的实时采样技术，采样信号的频率将会很高，从频谱角度分析，对采样系统的频带要求更高。实际上，作为雷达数字显示系统前端的A/D转换器，其采样速率很难满足采样定律对实时采样的要求。为此，本文提出了一种对探地雷达回波信号这种特殊的高频信号进行采集的方法，即等效时间采佯方法，并设计实现了等效时间采样的具体电路，包括产生步进采样脉冲的高精度步进系统、采样门电路等。     

步进扫频宽带探地雷达信号处理

基于一种步进扫频的宽带探地雷达前端设计,有效地解决探地雷达探测深度和高分辨率的矛盾。该前端系统发射151个步进频脉冲,接收地下物体反射的回波信号,对回波信号进行混频和滤波,然后,选取不同脉冲数处理回波信号,实现了对地探测深度深和分辨率高的优点。用Matlab对步进扫频宽带探地雷达信号进行仿真,并由实验平台验证超宽带步进频在目标探测应用中的有效性。实验结果表明,步进扫频宽带探地雷达可以实现较大的浅地层探测深度和较高的分辨率。     

一种超宽带等效采样接收机的设计与实现

脉冲超宽带雷达回波信号由于带宽大而难以直接采样,通常采用等效时间采样方法来进行模数转换。传统的等效采样接收机大都是基于改变ADC采样时钟的时延来实现等效采样,采样时钟对触发信号会产生亚稳态时序,不可避免地会出现数据误对齐,必须添加辅助的在线或离线校正设计。针对这一问题,设计了一种基于FPGA内置延迟线的超宽带等效采样接收机,FPGA产生延时可调的发射触发信号去控制波形产生系统,基于高速采样保持器和ADC完成回波接收,实现了超宽带射频信号的等效采样,而无数据误对齐问题。接收机的等效采样速率为12.8GS/s,-3dB采样带宽为6.4GHz,满足脉冲超宽带雷达的应用需求。     

一种新型三极管取样门电路设计

超宽探地雷达在无损检测系统中应用越来越广泛,采样电路是整个无损系统设计的关键。基于等效采样原理设计出一款新的三极管取样门电路。该电路克服了现有二极管取样门电路的缺点,很好地实现采样保持。利用先进设计系统(ADS)软件对该取样门电路进行仿真,输入脉冲重复频率为10 MHz的2 ns三角波信号,采样时钟重复频率为10 MHz且与被采样信号有100 ps延时差。对其进行采样,经过该取样门电路后,输出信号为2 μs。在聚四氟乙烯板上实现该电路,利用信号发生器输入一个90 ns的正弦波作为被采样信号,采样时钟为100 ns,经过该取样门电路后,输出信号周期为1 μs。实测与理论结果都表明该电路可以降低输入信号的频率,实现利用低速A/D对高速信号的数据采集,大大降低了整个系统的成本。     

基于等效采样的超宽带窄脉冲接收电路设计

超宽带探地雷达在无损检测系统中得到越来越广泛的应用，接收电路是整个无损检测技术的关键，采用顺序等效采样技术设计了一款新型的窄脉冲接收电路，该电路可以利用低速Ａ/Ｄ实现对高频信号的等效采样，利用ADS对该电路进行仿真，输入10ＭＨｚ重复频率的2ｎｓ 三角波信号，采样脉冲带有100ｐｓ的步进延时方波信号对输入信号进行采样，输入信号经过该电路后脉冲宽度降低为2μｓ，频率降低了1000倍，实测结果显示该电路可以实现对输入信号的等效采样，输出信号频率降低了 200倍。     

步进频率连续波探地雷达数字信号处理机

设计实现了一种超宽带步进频率连续波探地雷达数字信号处理机。处理机以TS201芯片为处理核心,采用了分布式存储和独立总线结构,利用link口实现处理器间和板间高速数据交换。基于处理板结构设计实现了信号处理算法流程。该步进频率探地雷达信号处理从流程上划分为数据整合与回波预处理、合成孔径成像、图像增强与杂波抑制和跟踪检测四个模块,可实时输出雷达图像和检测结果。该处理机成功地应用于某探地雷达系统,运行稳定。     

高分辨率探地雷达步进系统的研究与实现

基于对探地雷达回波信号的分析,提出了等效时间取样的探地雷达系统的设计方法.并分析了天线中心频率、分辨率和取样间隔的关系,构建了一种步进时间达到1.25×10-2ns的步进系统,实现了高分辨率的探测.最后,采用研制的探地雷达实验系统进行了实际探测实验,探测结果表明,等效时间取样技术对该系统是有效的,且步进系统的稳定性是较高的.     

步进频率连续波探地雷达耦合信号的抑制

步进频率连续波是探地雷达常用波形之一,该体制雷达存在的一个严重问题是发射信号直接耦合到接收天线,降低接收机灵敏度,导致接收机前端饱和甚至损坏.针对步进频率连续波体制探地雷达,采用通过收发天线设计降低耦合信号,保证其不会导致接收系统饱和,再在中频数字域进行对消的耦合抑制方案,详细分析了其工程实现流程和应用条件,给出了某步进频率连续波合成孔径探地雷达耦合波对消前后的雷达图像,说明了耦合对消方法的有效性.该方法在某探地雷达中获得实际应用,工作稳定可靠.     

脉冲探地雷达小型化控制与采集系统设计

根据脉冲探地雷达低成本、高精度和小型化的要求,研制了一种基于微控制器的超宽带(UWB)探地雷达信号控制与数据采集系统。文中分析了延时式等效时间采样原理,阐述了系统总体结构,描述了触发脉冲生成电路和回波数据采集通道的工作原理和设计方法,给出了底层固件的开发流程以及系统软件功能。研制的高集成度嵌入式控制与采集系统,降低了探地雷达系统整体成本,提高了系统的实时性和可靠性。     

基于FPGA的振动信号采集处理系统设计

在振动信号采集和处理系统设计中,信号的处理时间与可靠性决定着系统应用的可行性。本文设计了一种基于FPGA的振动信号采集处理系统,该系统通过振动信号采集电路、抗混叠滤波电路、AD采样电路将电荷信号转化为数字信号送入FPGA,在FPGA处理设计中利用数据流控制方法并行实现了信号的采样和处理,并在数据存储和访问过程中采用时钟时标方法判断信号采样过程中的数据丢失情况,有效提高了振动信号处理的实时性及可靠性。本设计在真实环境中进行了验证,系统运行稳定可靠,满足各项技术应用要求。     

基于MSP430F148的土基智能测斜仪

设计了一种基于MSP430单片机的土基智能测斜仪。以MSP430F148单片机为核心,结合加速度传感器,通过扩展一定的外围电路对土基位移测量系统进行设计。利用单片机内置的定时器和A／D模块控制采样频率并进行模数转换,提高了CPU的利用率,减少了外围电路的设计。在此基础上编写了相应的信号采集、A／D转换和异步串行通信等下位机程序。采用Delphi语言编写上位机软件,实现了对土基位移数据的采集、处理、打印等功能。通过实验表明：该系统精度达0．01°,最小分辨率为1．5″（±15°）,最小位移量为±0．01mm。     

基于FPGA 的1GHz高速采样处理平台设计

介绍了一种高速宽带采样的数字信号处理平台设计方法,论述了在XilinxV4 FPGA中如何实现高速同步时钟设计和高速数据同步接收设计,介绍了与该设计相关的一些高速模数混合电路设计方法和一种采样后数据捕获的方法。该设计方案已用于瞬时测频中,并取得了良好的效果。     

基于DSP的高速数据采集系统硬件设计

为了满足数据采集及信号处理系统中对数据实时性的要求,采用TMS320VC5509为中心处理器,并对A/D转换、电源及复位电路、时钟电路、JTAG仿真电路等外围硬件进行了设计,使其能够在高速采样信号下,及时对数据进行处理,达到系统对处理速度的要求,实现了一种基于DSP的高速数据采集系统设计。     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

A high-speed sample-and-hold circuit based on CMOS transmission lines

We introduce the design of a high-speed sample-and-hold circuit (SHC) based on spatial sampling with CMOS transmission lines (TLs). Signal propagation analysis shows that periodically loaded CMOS TLs exhibit filter properties, which cause attenuation and deformation of signal pulses. Nevertheless, the dispersion effects on clock pulse propagation are minimal since clock lines are short, much shorter than the meandered input-signal line. Design considerations on clock pulse generator, sampling switches, and charge amplifiers are presented. Compared with other CMOS approaches, the proposed SHC generates clock pulses on chip and avoids clock jitter difficulties. The SHC is implemented in a 0.13 μm digital CMOS process with standard on-chip coplanar waveguides (CPW) as signal and clock pulse propagation TLs, silicon N-type field effect transistors (NFET) as sampling switches, and high-frequency charge amplifiers for charge amplification. Clock pulse signals of ~50 ps width with ~17 ps fall edge are generated on-chip. Simulation analysis with Cadence Spectre shows that a sampling rate of 20 Giga-sample/s with a 25 dB spurious free dynamic range (SFDR) can be achieved. With shorter clock pulses, both sampling rate and SFDR can be improved in future design.     

一种基于FPGA的雷达数字信号处理机设计与实现

结合具体的雷达导引头型号项目,从数字信号处理机的原理出发,根据项目的要求提出了一种基于DBF技术的某型导引头信号处理机设计方案,方案以Xilinx公司Virtex4SX55FPGA作为数字信号处理的核心器件,实现对6阵元阵列天线接收的回波信号进行实时采集和处理。对系统硬件和软件总体设计及基频信号产生模块、回波信号采集模块、控制信号产生模块和时钟电路模块的具体设计进行了详细介绍。最后在暗室环境对系统进行了测试,测试结果表明系统达到了设计要求。     

基于AD9858的宽带线性调频源设计

作为高性能DDS单片集成电路,AD9858可方便快速地产生线性调频、单频脉冲信号。现代雷达技术的发展对信号源的性能提出了更高的要求,越来越多的雷达采取宽频带的线性调频信号体制。高性能的AD9858为简化频率源电路设计、提高电路性能提供了一条新的途径。从某频率源的要求出发,介绍了一种宽带线性扫频信号的实现方案,阐述了DDS时钟产生电路、耦合滤波电路、上位机软件功能等方面的设计,进行了必要的仿真,并给出了最终设计的信号源的测试结果。表明AD9858在通信设备、军事以及航空雷达的设计当中是很有应用前景的。     

Pseudorandom signal sampler for relaxed design of multistandard radio receiver

This paper proposes a novel software defined radio (SDR) receiver design using non-uniform sampling (NUS) technique implemented by original design of a pseudorandom signal sampler (PSS) circuit for controlling data conversion to relax multistandard receiver circuit constraints. The proposed and designed NUS-based SDR receiver allows spectral alias suppression at integer multiples of sampling frequency offering the advantages of relaxing anti-aliasing filter (AAF), reducing the analog-to-digital converter (ADC) dynamic power consumption and the automatic gain control (AGC) range as well. The PSS circuit, generating pseudorandom clock signal, with enough time-quantization accuracy, was designed. The PSS is implemented in 65-nm digital CMOS technology and occupies 470 (μm)². It features up to 200 MHz “mean clock” for 3.2 GHz main clock while drawing 242 μA for 1.2 V supply. Mixed experimental/simulation tests, of designed NUS-based SDR receiver, revealed a confirmation of alias-free performances and the achievement of a 72 dB (12-bit ADC) dynamic range after signal reconstruction.     

Data clock jitter in supersampling multiplex transmission

An estimate of the signal/noise ratio (SNR) degradation at the output of a data clock timing recovery circuit for multiplexed transmission using supersampling is presented. Both the effects of sampling clock jitter and data edge uncertainty are accounted for to determine the performance degradation as a function of the sampling frequency/data bit rate ratio D.