Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.     

一种维特比译码器的矩阵实现方案

本文针对(2,1,l)卷积码提出一种维特比矩阵译码算法,通过引入整形、合并和动态选择等辅助模块,实现了所有环节的矩阵处理,构建出具有单一结构的并行译码器。由于只需要更改一部分模块的内部参数便可获得不同卷积码译码器,因此非常有利于分析和设计。仿真实验表明,在运算量更少的情况下,矩阵译码器可以取得接近最优的译码性能。     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。     

卷积码Viterbi译码的FPGA实现

本文根据卷积码编码的方式,和Viterbi译码算法,认真分析了Viterbi译码算法各部分的功能、特点。采用硬件描述语言VerilogHDL,编写了（2,1,7）卷积码的编译码程序,进行了Viterbi译码器的FPGA设计。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。     

（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

Turbo Code译码算法的硬件实现

并行级联卷积码迭代译码算法（ＴｕｒｂｏＣｏｄｅ）有着非常强的纠错译码能力。但大量的运算给工程实现ＴＣ译码器带来相当难度。文章在对ＭＡＰ软输入软输出算法充分仿真基础上,给出一种简化ＭＡＰ算法的Ｔｕｒｂｏ译码器方案,此方案适用于ＦＰＧＡ器件实现。     

消除GMSK信号符号间串扰的迭代译码技术

本文给出了卷积码与GMSK调制器级联系统的一种迭代译码方案.将最大后验概率（MAP）算法应用于GMSK差分相位检测器（DPD）使之能够接收先验信息并给出软输出,实现了解调器与其后的卷积码译码器之间的迭代计算.仿真结果表明,与传统的译码方法相比,新方案对于克服GMSK信号所固有的严重符号间串扰（ISI）有明显的改进.     

基于WIMAX标准的LDPC译码器系统设计

本文在研究了LDPC码的基本译码算法的基础上,针对BP及其简化算法译码收敛慢的不足的缺点,提出了一种将TDMP算法和NMS算法相结合的TDMP-NMS算法作为WIMAX标准LDPC译码器的译码算法.该算法综合了TDMP算法译码收敛快和NMS算法在保证误码率性能的前提下校验节点处理简单的优点,最终实现了基于WIMAX标准的LDPC码译码器.     

大约束度卷积码快速译码方法的研究

针对Viterbi译码算法的计算复杂度随着卷积码约束长度的增加呈指数增加,译码延迟过大,只适用于约束长度较小的卷积码译码的缺陷,提出了适用于大约束度的卷积码译码方法.采用了改进粒子群优化算法,弥补传统粒子群优化算法在解决离散问题方面的缺陷--对卷积码快速译码.该方法通过设定种群规模M来确定译码路径数,极大地缩小了译码网格中的路径搜索范围,使译码延迟减小,更适用于约束长度较大的卷积码.还提出了译码宽度自适应的卷积码译码方法,对Viterbi译码算法进行了改进,把固定的译码路径宽度改进为随信道噪声的变化而变化,大大降低译码计算复杂度.仿真实验表明提出的2种译码方法的有效性.     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

多阶幻方卷积码的构造及译码

本文结合线性分组码和卷积码,构造出一类信息组长度和约束度都相对较大的多阶幻方卷积码.通过定义一种多维矩阵,进行了状态转移分析,并借助矩阵运算构建出单一结构但却能并行处理的软判决维特比译码器.仿真分析表明,该码类存在大量距离特性优良、高效率的好码,具有获取香农码的良好预期.     

基于FPGA的高性能Viterbi译码器的设计

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.     

卷积码编码器和Viterbi译码器的FPGA实现

Viterbi译码是对卷积码的一种最大似然译码算法。主要介绍卷积码的Viterbi译码器的FPGA（现场可编程门阵列）实现方案。根据卷积码的特点,设计了用寄存器交换法存储幸存路径的模块,充分利用FPGA触发器资源丰富的优点。同时,为使系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的数据溢出和输出判决部分进行了优化,处理的结果使得系统的性能和效率都有提高。本设计已基于FPGA实现,译码速度快、延时小。     

基于FPGA的卷积码译码器设计

针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的（2,1,8）卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

基于变因子加权学习与邻代维度交叉策略的改进CSA算法

针对乌鸦搜索算法（CSA）优化高维问题时存在寻优精度低、局部极值逃逸能力弱等问题,提出一种耦合多个体变因子加权学习机制与最优个体邻代维度交叉策略的改进乌鸦搜索算法（ICSA）.该算法随迭代进程动态修正模型控制参数（感知概率和飞行长度）,利用多个体的变因子加权学习机制保证子代个体同时继承跟随乌鸦与上代最优个体的位置信息以避免单个体继承的过快种群同化并减小陷入局部极值的风险;同时构建历史最优个体的邻代维度交叉策略,并按维度绝对差异大的优先替换原则更新最优个体位置,以保留历代最优维度信息并提高算法的局部极值逃逸能力.数值实验结果分别验证了模型参数对CSA算法性能的一定影响,加权学习因子不同递变形式对ICSA算法性能改善的有效性与差异性以及改进算法的优越寻优性能.     

2,1,7卷积码Viterbi译码器的一种设计方案

卷积码在通信系统中得到了极为广泛的应用.其中约束长度K=7,码率为1/2和1/3的Odenwalder卷积码已经成为商业卫星通信系统中的标准编码方法.提出了一种(2,1,7)卷积码Viterbi译码器的设计方案,该译码器采用全并行结构的加/比/选模块和回溯法以提高译码速度,重点介绍了幸存路径存储与交换单元的设计与实现.