智能天线射频前端频率合成器的设计与实现

文章介绍了智能天线射频前端的工作原理,并对射频前端的第一本振使用直接数字频率合成器（DDS）结合锁相环（PLL）的设计方案进行了讨论,分析了频率合成器的相噪特点和对寄生杂散电平的抑制措施,对智能天线射频部分的性能提高有一定参考意义。     

IS-95 CDMA手机射频前端频率合成器的设计．

本文针对ＩＳ－９５ＣＤＭＡ后机射频前端频率合成器频率间隔小，分频比大，频率稳定度高等要求，提出了解决方案。文中讨论了环路滤波器的设计，相对位噪声和锁定时间进行分析，最后得到了与分析符合的较好的结果。     

一种提高频率合成器鉴相频率的新方法

本文提出一种新的提高频率合成器鉴相频率的方法,它采用脉冲内插方式实现,整个电路简单,且容易实现。文中给出了实现框图和关键电路,并对其工作原理作了详细说明。     

一种新型的频率合成器

文章介绍美国ＱＵＡＬＣＯＭＭ公司直接数字频率合成芯片Ｑ２３３４，并用该芯片构成一个宽频带，高分辨率，快速换频的频率合成器。     

一种新颖的捷变频频率合成器设计

提出了一种新颖的直接频率合成器方案,实现了优于3μs的捷变频指标.采用直接数字频率合成器(DDS)实现细步进跳频,通过切换混频本振、分段开关滤波、直接倍频方式拓展输出带宽.分析了关键指标和技术难点,给出了解决措施.该频率合成器实测结果满足指标要求,具有工程应用价值.     

一种锁相式频率合成器的频率粗调方案

本文介绍了一种慢速跳频电台锁相式频率合成器所使用的频率粗调方案，描述了其工作原理、部件电路以及工作过程，并与其它方案作了简单比较。     

一种C频段频率合成器的设计与实现

介绍一种C频段频率合成器的设计与实现。通过采用多锁相环路合成方式,实现了小步进、低杂散、低相噪频率输出,并且分析了与其它频率合成器设计方法的不同,指出各自的优缺点。给出了实现的技术指标。     

基于FPGA的直接数字频率合成器的优化设计

介绍了DDS的基本工作原理,针对传统DDS存在的主要问题,提出了基于流水线结构的累加器和基于波形对称的ROM优化设计,并在开发软件QuartusⅡ上仿真,验证了优化设计的正确性。不仅提高了系统的运算速度,而且也节省了硬件资源。     

Noise transfer characteristics and design techniques of a frequency synthesizer

This paper presents an exact method for the loop parameters’ calculation. The noise transfer functions of PLL based synthesizers are derived in the z-domain analysis. Through the comparison of the s-domain model with the z-domain model, we show that the noise peak from inherent sampling behaviors always exists in the loop, and the loop filter with the wide loop bandwidth doesn’t suppress it. Such a noise peak causes instability to the system. A stability limit of the wide loop bandwidth frequency synthesizer is extracted by the behavioral simulation using the z-domain model, which depends on the phase margin and the ratio between the reference frequency and the loop bandwidth.     

一种X波段频率合成器的设计方案

在非相参雷达测试系统中,频率合成技术是其中的关键技术.针对雷达测试系统的要求,介绍了一种用DDS激励PLL的X波段频率合成器的设计方案。文中给出了主要的硬件选择及具体电路设计,通过对该频率合成器的相位噪声和捕获时间的分析,及对样机性能的测试,结果表明该X波段频率合成器带宽为800 MHz、输出相位噪声优于-80 dBc/Hz@10 kHz、频率分辨率达0.1 MHz,可满足雷达测试系统系统的要求。测试表明,该频率合成器能产生低相噪、高分辨率、高稳定度的X波段信号,具有较好的工程应用价值。     

一种用于认知无线电的快速频率合成器设计

为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20μs,跳频模式Δf=50 MHz的定时间不超过30μs,近端杂散抑制度优于-50 dBc。     

频谱分析仪中小数环的一点改进

本文介绍了在AV4033频谱分析仪中小数环的的原理及各部分的功能。为了解决环路工作过程中不稳定,容易失锁的问题,在环路滤波器前端电阻上并联一个补偿电容,并提供了获取电容值的算法。采用该方法后,明显提高了小数环路的增益,促进了环路的捕捉与锁定。     

基于小数分频锁相的X波段频率合成器设计

介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、高集成度、小体积、低功耗和低成本等优点。最后给出了频率合成器的测试结果,包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。     

一种雷达频率源的简易设计方法

针对传统多功能雷达频率源方案复杂、体积大、成本高的缺点,提出了一种雷达频率源的简易设计方法。该方法基于高频主振分频的频率合成方案,并通过信号频率的组合设计进一步简化了电路形式,成功实现了某型雷达所需的线性调频激励源、捷变频本振源、多普勒模拟源、采样时钟等多路信号的输出,X频段信号相位噪声达-106 dBc/Hz@1 kHz和-114 dBc/Hz@10 kHz,跳频时间小于2#s,性能指标与采用直接频率合成实现的雷达频率源相当。     

The design and analysis of a DLL-based frequency synthesizer for UWB application

A delay-locked loop (DLL)-based frequency synthesizer is designed for the ultrawideband (UWB) Mode-1 system. This frequency synthesizer with 528-MHz input reference frequency achieves less than 9.5-ns settling time by utilizing wide loop bandwidth and fast-settling architecture. Additionally, a discrete-time model of the DLL and an analytical model of phase noise of the delay line are proposed in this work. Experimental results show great consistency with predicted settling time and phase noise. The circuit has been fabricated in a 0.18-/spl mu/m CMOS technology and consumes only 54 mW from a 1.8-V supply. It exhibits a sideband magnitude of -35.4 dBc and -120-dBc/Hz phase noise at the frequency offset of 1 MHz.     

CMOS/SOS frequency synthesizer LSI circuit for spread spectrum communications

Using a 3.5-/spl mu/m gate length complementary metal-oxide-semiconductor/silicon-on-sapphire technology, a single-chip, radiation-hardened, direct digital frequency synthesizer has been developed. The circuit is a critical component of a fast-tuning wideband frequency synthesizer for spread spectrum satellite communications. During each clock period the chip generates a new digitized sample of a sine wave, whose frequency is variable in 2/SUP 20/ steps from DC to one-half the clock frequency. Operation at up to 7.5 MHz is possible in a worst-case environment, including ionizing radiation levels up to 3/spl times/10/SUP 5/ rads(Si). A computationally efficient algorithm was chosen, resulting in 12-bit output precision with only 1084 logic gates and 3840 bits of on-chip read-only memory. The accuracy of the algorithm is sufficient to maintain in-band spurious frequency components below -65 dBc. At 300 mW, the chip replaces an MSI implementation which uses 25 integrated circuits and consumes 3.5 W.     

宽带频率综合器设计中杂散问题研究

频率综合组件的杂散指标影响着整个系统的工作性能。详细介绍一款工作跨X-K波段,带宽9 GHz的频率综合器设计过程中的杂波抑制的解决措施。该款宽带频率综合器的设计包含了锁相、倍频、混频等频综设计主要常用技术,频带拓展主要采用开关滤波器组来实现。方案中电路设计比较复杂,外加控制电路的数字信号干扰,杂散指标一直是调试过程中的瓶颈问题。该频综的杂散主要包含本振泄漏、高次谐波、交调信号以及数字电路的干扰等。通过实验分析,找到杂散的来源,给出解决方法。该频综的设计杂波抑制要求–60 dBc,通过反复调试程序及电路,实现了系统指标要求,9 GHz工作带宽内杂散抑制达到–65 dBc。