H.264及AVS视频解码器中IQ/IDCT的设计与实现

H.264及AVS解码器中IQ/IDCT(反量化/反离散余弦变换)模块的设计和实现。设计中考虑到解码速度、算法复用、系统耦合的情况,给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案,并给出最终仿真及后端设计结果。     

基于TMS320C6000 DSP的视频解码器设计及其硬件实现方案

一种基于TMS320C6000DSP芯片的视频解码器的设计。该解码器能脱离计算机而独立运行,且能高效实时地实现视频解码功能。因系统需要软件和硬件协同工作,故硬件实现分两步进行,以确保软件的可靠性。     

基于VSl003解码器的MP3播放器设计

以MSP430F149作为核心控制器,结合VSl003音频解码器,设计了一种带SD卡的MP3播放器,给出了MP3播放系统的软硬件设计。在硬件设计上,解码器与存储器分离,增加了存储容量;在软件设计上,使用条项菜单方式进行管理,可以方便地进行硬件或软件的升级。经过测试,该MP3播放器播放效果较好。     

用ActiveX控件实现对云台和镜头的远程控制

介绍了数码监控系统中的解码器和云台以及它们与计算机串口的硬件连接,以Pelco解码器为例,介绍了在Visual C++编程中,运用面向对象的程序设计思想,利用ActiveX控件和TCP/IP协议,实现对云台和镜头远程控制的方法。     

基于AVS的变字长解码器的设计及其FPGA验证

提出了一个完整的AVS变字长解码器的硬件架构,在设计中采用加入FIFO的方法构成流水结构,并尽量减少变字长解码器中各子模块的运行节拍,大大提高了系统的运行速度。本设计已经通了FPGA验证。该变字长解码器不仅可以成为其他AVS解码器的硬件加速器,同时由于视频编解码标准的相似性,稍加改动即可应用在其他的视频标准中。     

基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.     

基于Cortex-M3的SD卡图片浏览器

引言目前,对于图片解码器的研究主要是针对PC环境,设计工作只是在原有基础上的升级,对系统和硬件的考虑较少,不能在嵌入式系统中直接实现。本文设计了一种嵌入式图片解码器。通过FatFs文件系统识别图片文件的格式,调用相应的格式解码单元实现图像重构,并在TFT液晶显示器上进行显示。1系统硬件设计系统的核心CPU采用LM3S8962,具有丰富的外围接口以及多种片内的硬件接口功能(如UART、SPII、2C、PWM等)。整个系统的硬件电路包括SD卡电路、TFT液晶显示电路、独立按键电路。1.1 SD卡电路SD卡有两种工作模式,即SD和SPI模式。由于LM3S8962具有SPI接口,为此该嵌入式系统采用S     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

基于无线网络的嵌入式媒体广播系统研究

本文设计了一种基于无线网络的媒体广播服务系统,介绍了系统的硬件结构,设计了系统服务器和客户端的软件流程,详细介绍了应用IPP库对解码器进行优化,并给出了测试结果.     

超宽带系统中维特比译码器的设计与实现

提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用 2个该译码器,可对系统中所有8种速率的数据译码。     

A multistandard and resource-efficient Viterbi decoder for a multimode communication system

We present a novel standard convolutional symbols generator (SCSG) block for a multi-parameter reconfigurable Viterbi decoder to optimize resource consumption and adaption of multiple parameters. The SCSG block generates all the states and calculates all the possible standard convolutional symbols corresponding to the states using an iterative approach. The architecture of the Viterbi decoder based on the SCSG reduces resource consumption for recalculating the branch metrics and rearranging the correspondence between branch metrics and transition paths. The proposed architecture supports constraint lengths from 3 to 9, code rates of 1/2, 1/3, and 1/4, and fully optional polynomials. The proposed Viterbi decoder has been implemented on the Xilinx XC7VX485T device with a high throughput of about 200 Mbps and a low resource consumption of 162k logic gates.     

卷积编码及基于DSP的Viterbi译码器设计

卷积编码是前向纠错的差错控制编码方法之一, Viterbi译码是卷积码的一种杰出的译码算 法，它是一种最大似然算法，适于硬件实现．本设计中的Viterbi译码器是构建在台湾智源 科技的DSP芯片FD216之上的．在对Viterbi译码器测试时取一幅图像文件作为数据源，并用 软件方法模拟高斯白噪声信道．DSP芯片卓越的性能为我们提供了更深入的开发潜力.     

基于VHDL语言的卷积码和Viterbi译码的实现

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。     

应用于LTE-OFDM系统的Viterbi译码在FPGA中的实现

在OFDM系统中,为了获得正确无误的数据传输,要采用差错控制编码技术。LTE中采用Viterbi和Turbo加速器来实现前向纠错。提出一种在FPGA中实现的基于软判决的Viterbi译码算法,并以一个(2,1,2)、回溯深度为10的软判决Viterbi译码算法为例验证该算法,在Xilinx的XC3S500E芯片上实现了该译码器,最后对其性能做了分析。     

TCM decoding using neural networks

This paper presents a neural decoder for trellis coded modulation (TCM) schemes. Decoding is performed with Radial Basis Function Networks and Multi-Layer Perceptrons. The neural decoder effectively implements an adaptive Viterbi algorithm for TCM which learns communication channel imperfections. The implementation and performance of the neural decoder for trellis encoded 16-QAM with amplitude imbalance are analyzed.     

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802．11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准。     

卷积码编译码的Matlab仿真及其性能研究

提出了一种（2,1,7）卷积编码及其维特比（Viterbi）译码的软件实现方案,在Matlab环境中应用软件技术实现了（2,1,7）卷积码的Viterbi译码器功能。测试证明,该Viterbi译码算法在低信噪比下的误码率仍能达到10^-6。     

TD-SCDMA中Viterbi译码器的硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用,本文根据TD-SCDMA卷积码编码方案设计了一种采用软判决方式的维特比译码器,并在实际芯片中得到了应用.     

Iterative joint source-channel decoding of speech spectrum parameters over an additive white Gaussian noise channel

In this paper, we show how the Gaussian mixture modeling framework used to develop efficient source encoding schemes can be further exploited to model source statistics during channel decoding in an iterative framework to develop an effective joint source-channel decoding scheme. The joint probability density function (PDF) of successive source frames is modeled as a Gaussian mixture model (GMM). Based on previous work, the marginal source statistics provided by the GMM is used at the encoder to design a low-complexity memoryless source encoding scheme. The source encoding scheme has the specific advantage of providing good estimates to the probability of occurrence of a given source code-point based on the GMM. The proposed iterative decoding procedure works with any channel code whose decoder can implement the soft-output Viterbi algorithm that uses a priori information (APRI-SOVA) or the BCJR algorithm to provide extrinsic information on each source encoded bit. The source decoder uses the GMM model and the channel decoder output to provide a priori information back to the channel decoder. Decoding is done in an iterative manner by trading extrinsic information between the source and channel decoders. Experimental results showing improved decoding performance are provided in the application of speech spectrum parameter compression and communication.