一种高增益低功耗CMOS LNA设计

采用TSMC0.18μmCMOS工艺,利用ADS2008软件仿真,设计了一种高增益的CMOS低噪声放大器。与传统的共源共栅结构相比,该电路在晶体管M3的栅源极处并入电容C1,以增加系统抗干扰能力;并在级间引入一并联电感和电容与寄生电容谐振,以提高增益。仿真结果表明,在2.4 GHz工作频率下,该电路的增益大于20 dB,噪声系数小于1 dB,工作电压为1.5 V,功耗小于5 mW,且输入输出阻抗匹配良好。     

低功耗高增益CMOS LNA的设计

设计了一种完全可以单片集成的低功耗高增益CMOS低噪声放大器(LNA).所有电感都采用片上螺旋电感,并实现了片上50 Ω的输入阻抗匹配.文中设计的放大器采用TSMC0.18 μmCMOS工艺,用HSPICE模拟软件对其进行了仿真,并进行了流片测试.结果表明,所设计的低噪声放大器结构简单,极限尺寸为0.18 μm,当中心频率fo为2.4 GHz、电源电压VDD为1.8 V时其功率增益S21为16.5 dB,但功耗Pd只有2.9 mW,噪声系数NF为2.4 dB,反向隔离度S12为-58 dB.由此验证了所设计的CMOS RF放大器可以在满足低噪声、低功耗、高增益的前提下向100 nm级的研发方向发展.     

低电压低功耗宽带CMOS低噪声放大器的设计

设计了一种应用于宽带(0.8～3.0GHz)接收机的低电压低功耗低噪声放大器。该放大器以折叠的共源共栅结构为基础,采用噪声抵消结构,通过两条并联的等增益支路来抵消匹配器件在输出端所产生的噪声,实现输入阻抗匹配和噪声优化。电路采用0.18μm CMOS工艺,利用Cadence软件进行设计和仿真。结果表明,该低噪声放大器在0.8～3.0GHz带宽范围内噪声系数(NF)小于3.2dB,电压增益(S21)在17.6～18.5dB之间,S11小于-12dB,S22小于-20dB,在0.8V电源电压下,功耗为9.7mW,版图面积为0.18mm2。     

L波段0.9 mW CMOS LNA的分析与设计

给出了一种采用Γ型输入匹配网络的源简并共源低噪声放大器电路结构,分析了在低功耗情况下,高频寄生效应对低噪声放大器(LNA)输入阻抗及噪声特性的影响,并采用此结构设计了一款工作于L渡段的低功耗低噪声放大器.采用CMOS 0.18μm工艺,设计了完整的ESD保护电路,并进行了QFN封装.测试结果表明.在1.57 GHz工作频率下,该低噪声放大器的输入回波损耗小于-30 dB,输出回波损耗小于-14 dB,增益为15.5 dB,噪声系数(NF)为2.4 dB,输入三阶交调点(IIP3)约为-8 dBm.当工作电压为1.5 V时,功耗仅为0.9 mW.     

一种低功耗、宽变增益范围、极小噪声恶化的1.45GHz LNA

给出了一种新型的低噪声放大器的变增益方案.与传统的噪声恶化很严重的低噪声放大器变增益方案相比,该方案以3d B为步长,可以得到2 5 d B的变增益范围,并且在低增益时的噪声恶化只有0 .3～0 .5 d B.此外,这种变增益方案与传统方案相比,还有不需要额外功耗的优点     

一种低功耗、宽变增益范围、极小噪声恶化的1.45GHz LNA

给出了一种新型的低噪声放大器的变增益方案.与传统的噪声恶化很严重的低噪声放大器变增益方案相比,该方案以3dB为步长,可以得到25dB的变增益范围,并且在低增益时的噪声恶化只有0.3～0.5dB.此外,这种变增益方案与传统方案相比,还有不需要额外功耗的优点.     

低功耗CMOS UWB LNA设计综述

本文介绍了适用于WB-LNA电路设计的五种结构,分析了每种结构的噪声系数及其他性能参数。结合当前最新设计,分析探讨了电流复用技术、等效跨导增大技术以及噪声消除技术。电流复用技术可以降低功耗,且不受限于各种结构;等效跨导增大技术用于共栅结构WB-LNA电路,在不增加功耗的前提下,提高增益和噪声性能;噪声消除技术可以用于共栅结构或电阻反馈结构WB-LNA电路,主要用来改善噪声性能。     

基于噪声抵消技术的CMOS宽带LNA设计

设计了一种用于1～4GHz射频前端的全集成CMOS宽带低噪声放大器。利用电流复用技术,对典型并联共栅-共源噪声抵消结构进行改进,以缓和噪声、增益及功耗之间的矛盾。采用在输入端引入电容电感并与MOS管寄生电容构成П形网络的方式来改善输入匹配特性。基于TSMC 0.18μm CMOS工艺进行设计和仿真。仿真结果表明,LNA噪声系数小于3.24dB,输入反射系数S11小于-8.86dB,增益大于15.6dB,IIP3优于+1.55dBm,在1.8V单电源供电条件下功耗仅为16.2mW。     

一种CMOS超宽带LNA的优化设计方法

 为实现性能更优的超宽带(UWB)射频前端低噪声放大器(LNA),本文提出了一种通用的基于CMOS工艺的超宽带LNA优化设计方法.基于源端电感负反馈的LNA电路模型,本文提出利用最优化的数学方法分别确定晶体管尺寸、输入匹配网络和负载网络各元件参数的方法,实现了较好的输入阻抗匹配,达到了较高的增益、较好的增益平坦度以及优秀的噪声系数,并具有较低的功耗;本设计方法所用无源元件不但适宜CMOS集成,而且对工艺偏差具有一定的忍耐力.仿真结果说明用上述方法设计的超宽带LNA在工作频带内能够达到预期的各项性能要求.     

应用于802.11a的5.7GHz CMOS LNA设计

使用0.18μm CMOS工艺设计应用于802.11a WLAN的U-NII高频段5.7GHz的LNA.首先选取LNA结构,推导出噪声模型,然后选取在固定功率消耗下最小噪声系数对应的晶体管尺寸,再进行输入输出阻抗匹配和电路调整优化.在使用Bond Wire不加Pad时提供-22.014dB S11,-44.902dB S22,15.063dB S21,-39.44dB S12,2.453dB/2.592dB的噪声系数(NF),-4.1915dBm的三阶互调输入点(IIP3),-15.6dBm的功率1dB压缩点(P1dB)和10mW的功率消耗(Pd).完全考虑Bond Wire和Pad效应的性能参数也已经给出,但噪声系数恶化为3.21/3.23dB,S参数在电路调整优化之后变化不大,整体性能比较突出.     

一个950MHz CMOS低噪声放大器的设计

介绍了一个采用0.18μm 1.8V RF CMOS工艺,适合GSM接收器,中心频率为950MHz的低噪声放大器(LNA)的设计过程,并给出了spectreRF的模拟结果.在935～960MHz频带内,LNA功率增益大于16dB,阻抗匹配系数S11小于-18dB,噪声系数(NF)小于2.7dB,IIP3为-3.06dBm,ldB压缩点为-10.955dBm,功耗小于20mW.     

A low-power and high-gain fully integrated CMOS LNA

In this paper, we present the design of a fully integrated CMOS low noise amplifier (LNA) with on-chip spiral inductors in 0.18 μm CMOS technology for 2.4 GHz frequency range. Using cascode configuration, lower power consumption with higher voltage and power gain are achieved. In this configuration, we managed to have a good trade off among low noise, high gain, and stability. Using common-gate (CG) configuration, we reduced the parasitic effects of C_gd and therefore alleviated the stability and linearity of the amplifier. This configuration provides more reverse isolation that is also important in LNA design. The LNA presented here offers a good noise performance. Complete simulation analysis of the circuit results in center frequency of 2.4 GHz, with 37.6 dB voltage gain, 2.3 dB noise figure (NF), 50 Ω input impedance, 450 MHz 3 dB power bandwidth, 11.2 dB power gain (S₂₁), high reverse isolation (S₁₂)<−60 dB, while dissipating 2.7 mW at 1.8 V power supply.     

应用于2.4GHz无线传感网的带ESD保护CMOS低噪声放大器的设计与优化

本文给出一种新的带ESD保护源极电感负反馈低噪声放大器优化方法,可以实现在功耗受限条件下的噪声和输入同时匹配,并给出了输入阻抗和噪声参数的分析。采用该方法设计并优化了一个基于0.18-μm RF CMOS工艺、应用于无线传感网的2.4GHz低噪声放大器。测试结果表明,低噪声放大器的噪声系数为1.69dB,功率增益为15.2dB,输入1dB压缩点为-8dBm,输入三阶截点为1dBm,1.8V电源电压下的工作电流为4mA。     

Design and optimization of CMOS LNA with ESD protection for 2.4 GHz WSN application

A new optimization method of a source inductive degenerated low noise amplifier(LNA) with electrostatic discharge protection is proposed.It can achieve power-constrained simultaneous noise and input matching. An analysis of the input impedance and the noise parameters is also given.Based on the developed method,a 2.4 GHz LNA for wireless sensor network application is designed and optimized using 0.18-μm RF CMOS technology. The measured results show that the LNA achieves a noise figure of 1.59 dB,a power gain of 14.12 dB, an input 1 dB compression point of-8 dBm and an input third-order intercept point of 1 dBm.The DC current is 4 mA under a supply of 1.8 V.     

A novel noise optimization technique for inductively degenerated CMOS LNA

This paper proposes a novel noise optimization technique. The technique gives analytical formulae for the noise performance of inductively degenerated CMOS low noise amplifier (LNA) circuits with an ideal gate inductor for a fixed bias voltage and nonideal gate inductor for a fixed power dissipation, respectively, by mathematical analysis and reasonable approximation methods. LNA circuits with required noise figure can be designed effectively and rapidly just by using hand calculations of the proposed formulae. We design a 1.8 GHz LNA in a TSMC 0.25 pan CMOS process. The measured results show a noise figure of 1.6 dB with a forward gain of 14.4 dB at a power consumption of 5 mW, demonstrating that the designed LNA circuits can achieve low noise figure levels at low power dissipation.     

一种新颖的低噪声放大器的噪声优化方法

This paper proposes a novel noise optimization technique.The technique gives analytical formulae for the noise performance of inductively degenerated CMOS low noise amplifier（LNA）circuits with an ideal gate inductor for a fixed bias voltage and nonideal gate inductor for a fixed power dissipation,respectively,by mathematical analysis and reasonable approximation methods.LNA circuits with required noise figure can be designed effectively and rapidly just by using hand calculations of the proposed formulae.We design a 1.8 GHz LNA in a TSMC 0.25 μm CMOS process.The measured results show a noise figure of 1.6 dB with a forward gain of 14.4 dB at a power consumption of 5 mW,demonstrating that the designed LNA circuits can achieve low noise figure levels at low power dissipation.     

基于Multisim 10的射频LNA仿真和设计

NI Multisim 10是著名的EDA软件,其仿真功能非常强大,RF电路中LNA的设计是一个难题。使用Multisim设计RF LNA电路,利用虚拟网络分析仪和Smith圆图,对典型RF LNA电路的各种参数进行仿真测试,进而设计阻抗匹配网络,优化电路性能,在设计实践中取得了很好的效果。这对于通信电子产品的设计,对于RF电路的教学和创新型实验具有重要的意义。     

应用于DSRC系统的5.8GHz CMOS LNA设计

基于TSMC 0.18μm CMOS RF工艺,完成了一个全集成共源-共栅低噪声放大器设计。版图后仿真结果表明:1.8V电源电压下,电路静态功耗约为17mW;在DSRC系统工作频段上,电路实现了良好的综合性能指标,输入反射系数(S11)和输出反射系数(S22)小于-15dB,增益(S21)大于14.0dB,反向隔离度(S12)达到32dB,噪声系数小于2dB,并且工作稳定。