基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

基于Stratix Ⅲ的DDR3 SDRAM控制器设计

本文介绍了DDR3 SDRAM的基本特点和主要操作时序,给出了一种基于ALTMEMPHY宏功能的DDR3 SDRAM控制器的设计方法.详述了控制器基本结构和设计思想,分析了各模块功能与设计注意事项,并给出了仿真结果.该控制器已经通过功能仿真,并在Altera公司的StratixⅢ器件EP3SL150F1152-C2上完成了实现和验证.     

SDRAM控制器的设计与VHDL实现

介绍了SDRAM的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用SDRAM控制器的方案。     

一种DDR SDRAM控制器的设计

在介绍DDR SDRAM控制器设计关键技术的基础上,讨论了一种DDR SDRAM控制器的设计方法.通过一种优化的地址映射策略提高了突发访问效率,采用0.18 μm CMOS工艺流片实现.所设计的DDR SDRAM控制器芯片在PCB板级测试中达到预期设计要求.     

视频解码芯片中DDR SDRAM控制器的设计

介绍了高速DDR SDRAM控制器没计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求，给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还给出了FPGA原型验证的策略以及最后FPGA和ASIC的实现结果。     

高速数据采集系统中SDRAM控制器的设计

SDRAM作为大容量和高速的动态存储器,在高速数据采集系统中具有很大的应用价值,本文介绍了SDRAM的体系结构和工作原理,用Verilog HDL设计并在CPLD上实现了SDRAM接口控制器,实现高速数据采集系统中的大容量缓存.     

DDR SDRAM控制器数据通道的设计与实现

在DDR SDRAM控制器的设计中,数据通道的设计是提高数据传输率的关键.本文按照JESD79E标准,讨论了DDRSDRAM控制器结构,分析了DDR SDRAM的读写过程,给出了控制器的读写时序方程,利用此方程设计出了一种高速数据通道.对设计高速数据通道用EDA工具进行了综合、仿真.仿真结果显示设计出的电路可以实现参数化配置并具有良好的性能.     

DDR SDRAM在高速数据采集系统中的应用与设计

本文针对高速数据采集系统中数据存储容量的瓶颈，提出了一种基于DDR SDRAM的采样存储架构。文中详细阐述了DDR存储控制状态机的设计原理、方法，以及在采集系统中存储控制的时序设计，并绐出了设计仿真及实验结果。     

基于FPGA的高速数据采集系统的设计与实现

为了解决高速数据采集过程中的数据量大、实时性、传输速率等问题,提出了一种基于FPGA的高速数据采集系统的实现方案.该方案以FPGA作为主控芯片,实现模拟信号通道的可控、A/D转换控制、DDRⅡ SDRAM数据缓存、PCI总线数据的传输四个主要功能,系统采用Verilog HDL语言,通过Quartus Ⅱ6.0软件编程来实现IP核的控制,从而实现多个ADC08B200芯片进行数据采集,通过DDRⅡ SDRAM进行数据缓存,将数据通过PCI总线传输到PC机.系统经过PC机的测试软件,能够很好地完成高速数据采集系统的任务要求.     

一种基于最长前缀匹配的分段式IP查表方法

基于最长前缀匹配,本文提出了一种新的IP转发表搜索方法.该方法在实现过程中依赖的主要硬件是一片逻辑控制器以及高速的DDR Ⅱ(Double Date RateⅡ)SDRAM(Synchronous Dynamic Random Access Memory).依据研究IP地址前缀所得出的规律,将IP地址前缀存储到DDRⅡ中.该搜索方法能够将搜索时间限制在两个DDRⅡ读周期之内,不超过4 ns;同时保证转发表更新时间小于512 ns.