逻辑函数的双逻辑综合与优化

针对传统布尔逻辑在电路面积优化中存在的不足,提出了一种用传统布尔逻辑和Reed-Muller(RM)逻辑相结合的双逻辑优化算法.通过将原逻辑函数的乘积项转化为不相交乘积项,并利用不相交乘积项的位操作,将逻辑函数的覆盖分成2个部分,使之分别适合布尔逻辑综合和RM逻辑综合;同时提出了适合双逻辑函数的逻辑功能验证方法.双逻辑优化算法用C语言编程实现并用MCNC标准电路进行测试.实验结果表明,与单一的布尔逻辑综合结果相比,在绝大多数情况下文中算法可使电路面积获得进一步优化.     

基于近似计算与多数覆盖技术的电路面积优化

针对基于最小项的近似计算技术不适合解决大规模电路面积优化问题,提出一种采用乘积项和逻辑覆盖的电路面积近似计算技术优化算法.利用基于乘积项的多数覆盖技术实现近似逻辑函数搜索,用逻辑覆盖不相交运算实现近似函数错误率计算,可以有效地避免因输入变量增加和最小项数量激增导致算法效率低下甚至无法工作的问题.文中算法用C编程并经MC...     

基于位运算的量子可逆逻辑电路快速综合算法

量子可逆逻辑电路是构建量子计算机的基本单元.本文结合可逆逻辑电路综合的多种算法,根据可逆逻辑电路综合的本质是置换问题,巧妙应用位运算构造高效完备的Hash函数,提出了基于Hash表的新颖高效的量子可逆逻辑电路综合算法,可使用多种量子门,以极高的效率生成最优的量子可逆逻辑电路,从理论上实现制造量子电路的成本最低.按照国际同行认可的3变量可逆函数测试标准,该算法不仅能够生成全部最优电路,而且运行速度远远超过其它算法.实验结果表明,该算法按最小长度标准综合电路的平均速度是目前最好结果的69.8倍.     

求故障检测测试集的快速算法

本文介绍了利用布尔差分求故障检测测试集的快速算法;求最小覆盖的快速算法以及由非冗余的两级与-或(或-与)电路实现的单调函数构成的逻辑电路故障检测最小完全测试集的简便算法。     

逻辑函数高阶布尔c-偏导数求解的算法实现

针对已有方法在求解布尔c-偏导数时只能解决小规模电路的问题,提出一种基于变量操作运算的大函数高阶布尔c-偏导数求解算法.首先将高阶布尔c-偏导数求解运算转化为逻辑函数的展开运算;然后根据乘积项是否包含需要展开的变量将函数分解成需要展开和不需要展开的二部分,进一步提高算法的速度.文中算法用C语言编程实现,并用MCNC测试电路进行了测试,结果表明,该算法能快速实现大函数高阶c-偏导数的求解;其效率与函数拆分的结果有关,但对输入变量的数量不敏感.     

基于Hash表的量子可逆逻辑电路综合的快速算法

量子可逆逻辑电路是构建量子计算机的基本单元,通过量子门的级联与组合构成量子计算机,量子可逆逻辑电路的综合就是根据电路功能,以较小的量子代价自动构造量子可逆逻辑电路.结合可逆逻辑电路综合的多种算法,提出了一种新颖高效的量子电路综合算法,巧妙构造最小完备的Hash函数,可使用多种量子门,采用任意量子代价标准,以极高的效率生成最优的量子可逆逻辑电路.为实现量子电路综合的自动化,首次提出了利用量子线的置换自动构造各种量子门库的通用算法.采用国际同行认可的3变量可逆函数测试标准,该算法不仅能够生成全部最优电路,而且运行速度远远超过其他算法.实验结果表明,该算法按最小长度、最小代价标准综合电路的平均速度分别是目前最好结果的49.15倍、365.13倍.     

量子可逆逻辑电路综合的快速算法研究

可逆逻辑有许多应用,尤其在量子计算领域,量子可逆逻辑电路是构建量子计算机的基本单元,量子可逆逻辑电路综合就是根据电路功能,以较小的量子代价自动构造量子可逆逻辑电路.文中结合可逆逻辑电路综合的多种算法,提出了一种新颖高效的算法,自动构造正极性Reed-Muller展开式(RM),在生成量子可逆逻辑电路的解空间树上,采用总体层次遍历,局部深度搜索,借鉴模板优化技术,构造限界函数快速剪去无解或非最优解的分枝,优先探测RM中的因子,以极高的效率生成最优电路.以国际公认的3变量可逆函数测试标准,该算法不仅能够生成全部最优电路,而且运行速度远远超过同类算法.     

表达式的覆盖、分解与划分

本文把简单表达式（项和原子）视为语言Ｌ的Ｈｅｒｂｒａｎｄ域或Ｈｅｒｂｒａｎｄ基中的集合．作者提出覆盖表达式的概念,得到２个表达式之间覆盖关系的判别准则．对多个表达式,作者提出表达式的分解概念及相应的分解算法,在此基础上,本文给出卫个表达式覆盖多个表达式的等价条件．根据集合的划分公式,得到划分表达式的方法．最后定义１个变换把合取式转换为简单表达式,从而方便地把简单表达式的结果推广到合取式．本文是作者提出的一种标记逻辑程序的过程语义的理论基础．     

基于二维局部均值分解的图像多尺度分析处理

在图像多尺度分析时,为了对后续的图像处理提供高质量的特征输入,在一维局部均值分解算法基础上提出一种二维局部均值分解算法.首先采用优化的8-邻域算子求取图像中的局部极值点;然后针对鞍点对求解局部相邻极值点时的影响,提出一种基于自适应窗口的搜寻方法,以控制局部相邻极值点数求取局部相邻极值点,进而得到平滑的包络估计函数和局部均值函数;最后依据包络估计函数和局部均值函数,通过迭代寻优得到相应的乘积函数将图像分解成不同尺度下的成分.在人工合成图像与典型图像的多尺度分析处理结果表明,该算法可行有效;与二维经验模态分解算法的比较结果表明,该算法具有更快的速度和更好的处理效果;并对该算法中的重要参数进行了敏感性分析,验证了算法具有较好的鲁棒性,给出了比较合理的参数取值范围.     

有向图基因表达式程序的电路演化模型

为提高组合逻辑电路的进化速率和成功率,在基因表达式的基础上,结合图形结构提出了有向图基因表达式(GGEP)模型.其中基因表达式包含符号和连接两部分,通过基因显示型映射得到的连接非循环有向图可以很好地描述进化电路,最大正确输出且逻辑门数最少的电路为最优电路;提出了中立变异算法,使变异发生在基因表达式的非编码区域,产生电路进化的中立效果,并分析了该算法的复杂度,测试了中立对电路演化的影响.电路实验结果证明:GGEP模型比其他方法成功率高,演化速率快4～20倍;中立存在的GGEP模型的收敛速率和成功率都要比非中立变异的演化模型高出近一倍.     

大电路固定极性Reed-Muller逻辑快速转换算法

针对已有的列表技术在极性转换中只能解决中小规模电路的问题,提出一种基于不相交乘积项列表技术的快速转换算法.首先将待处理的逻辑函数表示为不相交乘积项之和形式;然后通过对已有的基于最大项的列表技术进行分析和改进,使得改进后的列表技术可以实现将逻辑函数从不相交乘积项的AND?OR形式向固定极性XNOR?OR形式的Reed-Muller逻辑转化.文中算法用C编程实现,并用MCNC标准电路进行测试.实验结果表明,该算法可以快速实现大电路的极性转换,并且具有运算速度对电路的输入变量数不敏感的特点.     

交互状态机模型模拟矢量自动生成方法

模拟矢量自动生成方法是加速数字系统设计验证进程的有效手段.提出了一种针对数字系统交互状态机的状态组合、自动生成状态组合覆盖测度和状态组合覆盖模拟矢量的算法.与将交互状态机作为整体处理或构建状态机乘积的方法相比,该算法生成的模拟覆盖率测度精确,覆盖路径无回路,有效地提高了模拟验证的精度和速度.实验结果表明,该算法能高效地节省内存空间,较好地解决了状态空间爆炸问题.     

基于变粒度的大规模真值表快速知识约简

在大规模逻辑电路的分析与设计中,直接由大规模真值表得到最简逻辑函数表达式的过程往往比较复杂。针对此问题,提出了一种基于变粒度的大规模真值表快速知识约简算法。随着真值表的输入逻辑变量的粒度变化,通过引入标记矩阵和启发式算子,对大规模真值表进行知识约简,从而得到最简逻辑函数表达式。最后,通过实例分析并详述算法过程,且通过数据集进行对比实验,验证了该算法的快速性与有效性。     

基于博弈遗传算法的组合电路进化设计

为了有效提高组合逻辑电路进化设计的速度和效率,提出了一种基于博弈遗传算法的电路进化设计算法。将组合电路中的每个输出端作为博弈者,组成每个输出端的逻辑门之间的连接和组态作为策略,将电路优化问题转化为博弈优化决策问题,策略的选择通过遗传算法实现,从而建立了组合电路优化设计的博弈模型。最后通过仿真实验验证该算法的有效性。     

基于组合逻辑最小化技术的时序逻辑综合方法

介绍一种以组合逻辑最小化工具为基础，提出按满足压缩状态表约束关系进行状态分配的新思想，通过一系列的转换，可完成从描述时序逻辑的原始状态表到满足该状态表状态转换要求的由ＰＬＡ作为组合逻辑部件的时序逻辑电路的转换。由于该时序逻辑综合新方法在处理过程中要涉及解大型覆盖表的问题，为此提出满足压缩状态表约束关系的状态分配的简化算法。文中用一些实例说明简化算法的具体运算过程。结果表明简化算法可导出满足原始状态表的较简化的时序逻辑表达式。     

基于自适应滑模观测器的航空电连接器间歇性失效检测

针对航空电连接器系统建立数学模型,提出基于自适应滑模观测器的故障重构方法实现间歇性失效检测.针对乘性故障上界未知的情况,设计自适应律在线修正滑模观测器增益.采用Lyapunov函数作为稳定观测器的判别条件,保证跟踪状态的收敛性.引入线性变换矩阵进一步求取实现滑模运动的滑模观测器增益常数项,并验证滑模运动将在有限时间内发生.应用等价输出误差介入原理获取故障信息,实现乘性故障的检测和重构.对重构出的特征参数进行分析可以判断电连接器是否发生失效.用SIMULINK进行仿真,结果验证该方法有效.     

基于人工选择的组合电路优化算法

针对一般组合电路的优化算法复杂、优化过程时间长、优化效率偏低等问题,提出一种人工选择方式下的组合电路优化算法。该算法模拟物种进化时的家养模式,将最小项作为基因,函数表达式作为染色体,把逻辑电路的优化过程演变为遵循电路定律的基因变异、重组、寻优的过程。算法通过有利的变异条件,提高了算法的收敛速度和效率。通过与简单免疫、多目标遗传、自适应免疫算法的实验比较,证明了该算法的有效性和优越性。     

相邻因素组合测试用例集的最优生成方法

软件系统是一个复杂的逻辑系统,有很多因素可能影响系统的正常运行,组合测试可以对这些因素及其相互作用可能对系统产生的影响进行检测.针对一类只在相邻因素间存在相互作用的系统,文中提出了相邻因素组合测试的概念,分别给出了相邻因素两两(二维)组合覆盖表、相邻因素N(N＞2)维组合覆盖表和多重维数相邻因素组合覆盖表的生成算法,并证明了3个算法均可以生成数量最优的相邻因素组合测试用例集.最后通过实际应用场景,分析了相邻因素组合测试的应用价值.     

覆盖表生成的禁忌搜索算法

组合测试可以有效检测待测系统中由参数间交互作用而引发的故障.在其30多年的发展过程中,覆盖表生成一直是关键问题之一,相关研究文献已达200多篇.作为一种有效的覆盖表生成算法,已有的禁忌搜索算法在所生成的覆盖表规模上具备一定的优势,但其解的质量和运算速度仍有提升空间;同时,这些算法实际应用能力较差,既不支持约束处理,也无法生成可变力度覆盖表.针对以上问题,提出了一种禁忌搜索算法.该算法从3个方面对已有的算法进行了改进：1）算法参数配置调优分pair-wise和爬山两阶段进行,确保使用较少配置条数最大程度击中最优配置,进一步提高算法生成覆盖表的规模;2）进行算法并行化,加速算法生成覆盖表的速度;3）增加约束处理和变力度处理,使算法可适应多种测试场景.实验结果表明,该算法在固定力度、变力度、带约束等多种类型覆盖表的规模上都具有一定优势,同时,并行化使算法平均加速2.6倍左右.     

基于概率签名的硬件木马检测技术

针对集成电路芯片被植入硬件木马后带来的安全问题,提出一种基于概率签名的硬件木马检测技术。通过逻辑功能检测,采用随机算法构建芯片电路（布尔函数）的概率签名,作为唯一的识别符模板,当被测电路的签名与模板不匹配时发出告警。设计全加器和AES加密2款电路,植入常见硬件木马并进行攻击实验,对这2种电路的原始电路以及植入硬件木马后电路的概率签名是否发生改变进行理论分析与研究。采用统计学参数估计法在FPGA平台进行实验,结果表明,该概率签名技术能检测出一般规模组合逻辑电路中植入的硬件木马,置信度达到95％。