JPEG2000算术编码的VHDL描述与验证

使用VHDL语言描述了下一代静止图像压缩标准JPEG2000编码系统中的关键模块——算术编码模块。在Model-Sim软件中进行了功能仿真，在QuartusⅡ软件中综合通过。对相同的文件进行编码，该VHDL程序执行时间仅为Jasper软件执行时间的40％，因而，大大提高了算术编码的效率。     

基于FPGA的32位ALU的设计与实现

针对FPGA运算速度快,设计灵活的特点,提出了一种新颖的利用可编程逻辑器件FP-GA和硬件描述语言VHDL实现的功能齐全的32位ALU的方法.该ALU具备4种算术运算,9种逻辑运算,4种移位运算以及比较、求补、奇偶校验等共20种运算.采用层次化设计,给出了ALU的主要子模块,各模块均占用了较少的逻辑资源（LE）,实现了节省资源与速度提升.通过QuartusⅡ9.1进行编译,Modelsim6.5SE进行仿真,仿真结果与预期结果一致,将设计下载到Altera公司的EP2C35F484C6 FPGA中进行验证,证实了设计的可行性.实验结果表明,采用基于FPGA技术设计运算器灵活易修改,提高了设计效率.     

VHDL语言在数字电路实验中的应用

传统数字电路实验通常采用TTL或CMOS芯片,不能满足现代数字系统设计的要求。而应用VHDL的数字电路实验降低了数字系统的设计难度,因而应用更加广泛。通过介绍VHDL语言及VHDL语言的程序结构和设计流程,以数字钟为例描述VHDL语言设计数字电路模块化、自顶向下的设计方法,从而说明VHDL语言在数字电路实验中的优点,对实验教学有一定的指导作用。     

基于VHDL设计综合的扫描控制

运用VHDL硬件语言完成了激光成像雷达中扫描系统控制的描述。设计由ALTERA公司的MAX70010系列可编程逻辑器件实现。VHDL语言与可编程逻辑器件(CPLD)的结合使用,将传统上由硬件电路实现的功能转变为软件参与实现,从而易于修改和改进。给出了部分VHDL源代码描述,通过逻辑综合优化了设计,实现了设计的时序仿真,分析了VHDL语言在设计中应注意的一些问题。     

基于FPGA高精度浮点运算器的FFT设计与仿真

基于IEEE浮点表示格式及FFT算法,提出一种基2FFT的FPGA方法,完成了基于FPGA高精度浮点运算器的FFT的设计。利用VHDL语言描述了蝶形运算过程及地址产生单元,其仿真波形基本能正确的表示输出结果     

一种应用于MPEG-2AAC格型自适应滤波器的FPGA实现

本文给出了格型自适应滤波器在AAC中的应用，提出了一种AAC解码器中预测模块的FPGA实现方案，该方案根据时序图进行VHDL语言的描述，并采用流水线结构和运算单元分时复用，可以有效地提高运算速度，满足实时性的要求。     

应用预取策略的行缓冲指令Cache设计

行缓冲是一种有效的低功耗方案,但其极大地降低了处理器的运算性能.设计并实现了使用预取策略的行缓冲Cache,使用一个缓冲行来预取存储在L1 Cache中的指令,从而降低了行缓冲结构中由于容量缺失而造成的流水线停顿,提升了处理器的运算性能.以Leon2的VHDL模型为试验环境进行了验证,带有预取策略的行缓冲结构较原来的结构平均提升了12.4%.     

基于VHDL的数字逻辑电路设计

分析了硬件描述语言VHDL的特点、结构和描述;说明了基于VHDL进行数字逻辑电路设计的方法;结合实例介绍了VHDL在数字逻辑电路设计中的应用方法。     

数字电路设计中有限状态机的应用

有限状态机的设计及使用是数字电路设计中的重要内容,本文通过对有限状态机的设计过程及使用VHDL语言描述做了介绍,并通过ADC0809进行AD采样的有限状态机的设计实例,总结了有限状态机VHDL设计的一般过程。     

嵌入式CPU的设计与仿真

介绍了用VHDL语言实现嵌入式CPU的模块化设计方法．很好地解决了和原有系统的兼容问题，介绍了用VHDL语言描述嵌入式CPU的实例，说明了模块化的设计思想。     

基于VHDL语言的有限域正则基乘法器设计

有限域的运算已经广泛应用于Reed—Solomon码、存储领域和各种加密算法中。乘法运算是其中最复杂的一种运算,有限域中的元素可以用各种基表示。文中在给出有限域元素自然基下的表示方法的基础上,推导出了域元素正则基下的表示方法,并给出了正则基下域元素的乘法运算,编写了乘法器的VHDL模型。用XILINX公司的ISE5．2软件对电路模型进行了仿真,结果表明乘法器的运算结果完全正确。     

基于单片LCoS四基色时序彩色显示的模拟

在单片LCoS显示器件实现时序彩色显示的基础上,分析了如何在单片LCoS显示器件上实现四基色显示;采用三基色到四基色转换的一种矩阵转换算法,提出了通过该算法在现有的硬件基础上实现三基色到四基色转换的方法;并列出了一组由VHDL硬件语言模拟得到的转化结果的数据,来证实能在硬件上转化的正确性;提出了采用功能更强大的可编程逻辑器件EP1C20F400C6,来提高三基色到四基色转换的速度和精度。     

VHDL中信号与变量的教学体会

针对在VHDL语言课程教学中,如何设置数字电路设计中的数据对象的若干教学问题进行了探讨。文中首先论述了VHDL语言的数据对象的一些基本概念;重点阐述了在教学中如何通过实例使学生能够分清VHDL语言的信号与变量这两个极易混淆数据对象的使用区别;同时,指出了在应用其进行设计过程中应注意的一些问题。从几次的教学效果来看,本文提出的方法对VHDL语言教学,以及VHDL设计都具有一定的指导意义。     

Operand Width Aware Hardware Reuse: A low cost fault-tolerant approach to ALU design in embedded processors

This paper presents a low cost fault-tolerant technique so called OWHR (Operand Width Aware Hardware Reuse) to ALU design in embedded processors. The OWHR technique is motivated by two facts: (1) Many of the produced and consumed values are narrow-width values in the embedded processors, i.e. they have leading zeros or ones in their most significant bits. This indicates that only a fraction of the circuit is performing useful operations when a particular arithmetic or logic circuit in the ALU is operating on narrow-width values; (2) other circuits of the ALU are not used, when a particular arithmetic or logic circuit is being utilized to perform a specific operation in the ALU in the embedded processors. To exploit the first fact for fault tolerance purpose, the unused parts of a particular arithmetic or logic circuit can be used to provide redundant computations. The second fact also offers us assisting the other unused arithmetic circuits of the ALU to provide redundant computation while a particular arithmetic circuit is being used to perform a specific operation. In this paper, we have implemented a 32-bit ALU protected by the OWHR technique using VHDL and we have extracted the results of power and performance overheads using Synopsis Design and Power Compiler. To do this, we have profiled the input operands of the adder and multiplier units by running some programs of MiBench embedded suite benchmark on an ARM processor performance mode. We have then applied the profiled operands to the implemented ALU to extract the power and performance overheads. The simulation results show that the proposed technique is capable of correcting about 56% of errors in the adder circuit and about 88% of errors in multiplier circuit while having the ability of detecting 100% of errors in the both of the circuits. Beside its high level of reliability, it offers the benefits of low power, and area overheads.     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

多天线信号合并中相位加权值的修正查表算法及FPGA实现

针对白码查表法的储存器利用效率不高问题,给出了一种改进的基于非线性编码的算法和流水线结构,并通过VHDL语言编程,在FPGA上加以实现.仿真结果表明,与白码查表法的计算结果进行比较,非线性编码查表法提高了查表精确度,降低了查找表的大小,便于FPGA实现.     

基于FPGA的32位ALU软核设计

介绍了一种基于可编程逻辑器件FPGA和硬件描述语言VHDL的32位ALU的设计方法。该ALU采取层次化设计方法,由控制模块、逻辑模块、加减法模块、乘法模块和除法模块组成,能实现32位有符号数和无符号数的加减乘除运算,另外还能实现9种逻辑运算、6种移位运算以及高低字节内容互换。该ALU在QuartusII软件环境下进行了功能仿真, 通过验证表明,所设计的ALU完全正确,可供直接调用。     

一种抗衰落的位同步设计和FPGA实现

在中低速散射通信中,调制解调器的位同步信号通常从含有同步信息的包络中提取。为了保证同步信号的信噪比,采用上述方法需要耗费大量FPGA资源。基于此,提出并分析了一种简单易行的抗衰落同步方法,即“飞轮”同步法。不但详细描述了该方法的算法原理,而且还用FPGA技术通过VHDL硬件描述语言编程实现了该位同步提取方案。     

一种FFT蝶形处理器中的乘法器实现

讨论了一种FFT结构中乘法器实现。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用改进的Wallace树型和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。