一种10位20MS／s3v电源CMOsA／D转换器

一种１０位２０ＭＳ／ｓ３ｖ电源ＣＭＯｓＡ／Ｄ转换器＝Ａ１０ｈｉｔ２０ＭＳ／ｓ３ＶｓｕｐｐｌｙＣＭＯＳＡ／Ｄｃｏｎｖｅｒｔｅｒ［刊，英］／Ｉｔｏ，Ｍ…／／ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｔｅＣｌｒｃｕｌｔｓ，－１９９４，２９（１２）．－１５３１～１５３６...     

一种1.5 V 8位100 MS/s电流舵D/A转换器

基于新型的低压与温度成正比(PTAT)基准源和PMOS衬底驱动低压运算放大器技术,采用分段温度计译码结构设计了一种1.5V8位100MS/s电流舵D/A转换器,工艺为TSMC0.25μm2P5MCMOS。当采样频率为100MHz,输出频率为20MHz时,SFDR为69.5dB,D/A转换器的微分非线性误差(DNL)和积分非线性误差(INL)的典型值分别为0.32LSB和0.52LSB。整个D/A转换器的版图面积为0.75mm×0.85mm,非常适合SOC的嵌入式应用。     

采用差分电压子转换器的10位50MS／s500mWA／D转换器

采用差分电压子转换器的１０位５０ＭＳ／ｓ５００ｍＷＡ／Ｄ转换器＝Ａ１０－ｂ５０ＭＳ／ｓ５００ｍＷＡ／Ｄｃｏｎｖｅｒｔｅｒｕｓｉｎｇａｄｉｆｆｅｒｅｎｔｉａｌ－ｖｏｌｔａｇｅｓｕｂｃｏｎ－ｖｅｒｔｅｒ［刊，英］／Ｍｉｋｉ，Ｔ，…∥ＩＥＥＥＪ．Ｓｏｌ．Ｓ...     

一种8位32MS/s的流水线型模数转换器设计

基于电子不停车收费系统(ETC)接收机的要求,在TSMC018μm工艺下设计并实现一种8bit 32 MS/s流水线型模数转换器。通过详细理论分析确定设计参数和电路模型,通过运放共享以及带有增益自举的套筒式运算放大器和开关电容共模反馈电路降低电路的静态功耗,通过动态比较器以及静态锁存结构降低电路的动态功耗,使得功耗降低为原来的一半。测试结果显示ADC输入摆幅-0.4~0.4V下,功耗5.017mA,非使能状态下功耗0.567μA,信噪比(SNR)49.21dB,有效位(ENOB)7.77bit,无杂散噪声(SFDR)65.41dB,面积580μm×450μm。     

一种四通道16位250 MS/s A/D转换器

采用0.18μm CMOS工艺设计了一种四通道16位250 MS/s A/D转换器(ADC)。该转换器采用时间交织与流水线结合的结构,内部包含基准、时钟和数字校准等单元。芯片测试结果表明,开启数字校准后,动态指标SNR、SFDR分别达到73 dBFS和90 dBFS,通道功耗为0.25 W,优值(FoM)为0.25 pJ/(conv·step)。     

一种高性能16位A／D转换器

用一块双极ＩＣ芯片和一块ＣＭＯＳＩＣ芯片实现了一种高性能１６位Ａ／Ｄ转换器，详细讨论了该转换器的内部结构和逻辑控制。此Ａ／Ｄ转换器的最大转换时间为１７μｓ，时钟频率可高达１．４ＭＨｚ。此外，还可以用其实现１６位及１６位以下分辨率的模／数转换，当用作１２位Ａ／Ｄ转换器时，转换时间为１２μｓ。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

一种10位120 MS/s逐次逼近A/D转换器

基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

一种1MS/sCMOS/SIMOX8位A/D转换器

采用CMOS/SIMOX工艺制作1Msam ple/s 8 位A/D转换器。该A/D转换器采用半闪烁型结构,由两个4 位全并行A/D转换器实现8 位转换。电路共有31个比较器,采用斩波稳零型结构,具有结构简单和失调补偿功能。电路由2100 个器件组成,芯片面积为3.53 m m ×3.07 m m     

一种单片8位高速乘法型D／A转换器

采用硅双极工艺制作了一种单片８位高速乘法型Ｄ／Ａ转换器。该电路具有精度高、速度快、与各种逻辑兼容、使用灵活等特点，在数据采集、数据处理系统、ＣＲＴ、波形产生器、Ａ／Ｄ转换器、伺服马达、ＶＣＤ、可编程电源、音响编码及衰减器、高速调制及解调装置中具有广泛的应用前景。     

一种10位10 MS/s自补偿SAR A/D转换器

基于SMIC 0.18 μm CMOS工艺,设计了一种10位自补偿逐次逼近(SAR)A/D转换器芯片。采用5+5分段式结构,将电容阵列分成高5位和低5位;采用额外添加补偿电容的方法,对电容阵列进行补偿,以提高电容之间的匹配。采用线性开关,以提高采样速率,降低功耗。版图布局中,使用了一种匹配性能较好的电容阵列,以提高整体芯片的对称性,降低寄生参数的影响。在输入信号频率为0.956 2 MHz,时钟频率为125 MHz的条件下进行后仿真,该A/D转换器的信号噪声失真比(SNDR)为61.230 8 dB,无杂散动态范围(SFDR)达到75.220 4 dB,有效位数(ENOB)达到9.87位。     

一种混合集成12位A／D转换器

介绍了一种１２位Ａ／Ｄ转换器。就电路的工作原理、设计特点及测试结果等方面进行了探讨。电路在标准双极工艺生成单片ＩＣ的基础上，采用了陶瓷基板上的多芯片厚膜组装工艺、双层金导带布线、多芯片混合组装及大腔体管壳的储能点焊等技术，在２１ｍｍ×４１ｍｍ的陶瓷基板上混合组装了８个集成电路芯片、７个贴片电容和８个厚膜电阻。经测试，电路转换时间小于２０μｓ，最大线性误差和最大微分线性误差为０．０１２％ＦＳＲ。电路采用３２引出端双列直插全金属平底管壳（ＭＰ３２）封装，在±１５Ｖ、＋５Ｖ电源下电路总功耗低于９００ｍＷ。     

8通道14位40 MS/s流水线型A/D转换器

实现了一种8通道14位40MS/s流水线型A/D转换器。采用全差分开关电容结构的采样/保持电路,可以很好地抑制来自衬底的共模噪声,降低各种非线性因素引入的失真;利用"4+4+4×1.5+4"多级流水线结构的核心模数转换器单元,实现了转换器速度、精度、功耗以及版图面积的优化设计;基于电荷泵锁相环产生的1倍频和7倍频两组相位同步时钟信号,分别用于多级流水线采样保持和并行数据的并串转换;通过具有共模反馈的双电流源LVDS驱动器,实现了与外部560MB/s的高频数据接口。该电路采用0.18μm CMOS工艺,在时钟频率为40MHz,模拟输入频率为10MHz的条件下,实现了功耗≤1.2W,信噪比≥71dB,通道隔离度≥80dB。     

一种电流型10位D／A转换器

本文介绍了１０位Ｄ／Ａ转换器ＳＤＡ１００的电路结构和工作原理，重点叙述了工艺制作技术以及电路中ＣｒＳｉ薄膜电阻的激光修调技术，并介绍了一些实际制作经验，为以后的设计提供参考。     

一种10位流水线开关电流A／D转换器

一种１０位流水线开关电流Ａ／Ｄ转换器＝Ａ１０－ｂｉｔｐｉｐｅｌｉｎｅｄｓｗｉｔｃｈｅｄ－ｃｕｒｒｅｎｔＡ／Ｄｃｏｎｖｅｒｔ－ｅｒ［刊，英］／Ｍａｃｑ，Ｄ．∥ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｔｅＣｉｒ－ｃｕｉｔｓ．－１９９４，２９（８）．－９６７～９７２...     

一种视频8位CMOS折叠—插值A／D转换器的设计

ＣＭＯＳ折叠式Ａ／Ｄ转换器结构是一种能兼顾面积，功耗与转换速度的新型结构，分析了折叠－插值Ａ／Ｄ转换器的原理，着重介绍一种８位ＣＭＯＳ折叠－插值电路的设计考虑和版图设计，最后给出了模拟结果。     

一种简单廉价的16位A／D转换器

本文根据运放的积分特性，提出了一种１６位双积分Ａ／Ｄ转换器。在分析ＴＡ／Ｄ转换器的缺陷后，找出了解决途径—即采用三次双积分Ａ／Ｄ转换器．此电路是简单易行的．