异步超前进位加法器设计

提出了一种新的高速加法器电路．该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度．仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器．     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

基于量子点元胞自动机的低能耗、高速度和高效面积时序电路：T型锁存器和计数器研究（英文）

量子点元胞自动机（QCA）是一种用于实现纳米数字电路的新型纳米技术。这种纳米技术在速度、面积和功耗方面都优于互补金属氧化物半导体（CMOS）技术,并且可以显著改善各种逻辑电路设计。本文提出一种在QCA技术中实现T型锁存器的新方法,该方法利用了QCA在时序和时钟相位上的固有特征,因此,所提单元结构与现有方法相比占用面积更少,功耗更低。与之前的最佳设计相比,该T型锁存器的占用面积减少6.45%,功耗降低44.49%。此外,本文首次设计了基于复位的T型锁存器和具有置位和复位功能的T型锁存器。基于所提T型锁存器,开发了一种新型3位计数器,与之前的最佳设计相比减少2.14%的单元数。在3位计数器的基础上,设计了4位计数器,与之前的设计相比,减少0.51%的单元数和4.16%的截面积。此外还引入两个选择性计数器,分别从0到5和从2到5进行计数。在相干矢量引擎模式下,使用QCADesigner和QCAPro软件进行模拟,并将所提电路与相关设计在延迟、单元数、面积和漏电功率方面进行了比较。     

基于部分簇能量互补逻辑的MRF电路设计

功耗是电路设计的关键性问题之一,低功耗下的稳定性问题逐渐成为电路设计的热点和挑战,基于马尔科夫随机场（MRF）的低功耗设计从能量的角度出发有效地解决了电路的容错问题,但是其单逻辑的单元结构面积和复杂度制约了该技术在大规模集成电路的应用。该文提出了一种基于部分簇能量的MRF电路设计方法（PMRF）,并结合互补逻辑的特点来实现多逻辑结构,面积共享的同时一方面补偿由于部分簇能量带来的性能损失,一方面化简马氏随机场电路设计在较大规模电路设计中的面积和复杂度瓶颈问题。对比传统MRF电路设计,该文用PMRF方法设计了超前进位加法器结构,在低功耗仿真中具有20%的性能提升,并在65 nm TSMC版图实现后取得29%的面积节约和86%的功耗节约。     

基于差分逻辑的多值加法电路研究

该文提出了一种新的多值电流模电路高速运算系统的设计,电路用差分逻辑与双轨互补输入,使得信号电压摆幅小,电流恒定,从而使电路延迟减小。作为运算系统的一个应用,针对二进制符号数加法传统算法的不足,提出了基于差分逻辑多值电流模的基-2符号数加法器设计,实验结果表明与传统结构相比,该算法实现的电路速度更快、面积更小、动态功耗更少。     

基于量子遗传算法的XOR/AND电路功耗和面积优化

通过研究量子遗传算法、XOR/AND逻辑展开式及其对应电路的功耗和面积关系,提出一种基于量子遗传算法的单输出XOR/AND电路功耗和面积同时优化的算法.从量子比特、量子叠加态的概念出发,结合XOR/AND电路的功耗估计模型,以XOR/AND门电路数衡量电路面积,利用染色体编码、适应度函数构造和量子旋转门调整等方法,有效实现了功耗和面积的折中.将提出算法与遍历算法和整体退火遗传算法进行比较,结果表明该算法高效、稳定、收敛速度快.对较大规模电路的测试结果表明,该算法的优化结果与极性为零时的XOR/AND电路相比,功耗和面积平均节省了81.7％和54.7％.     

基于历史链接关系的指令高速缓存低功耗方法

针对现代嵌入式处理器中指令高速缓存功耗显著的问题,提出一种基于Cache行间访问历史链接关系的指令高速缓存低功耗方法.通过创建独立可配置的顺序及跳转链接表项,利用链接表项中缓存的历史信息,消除Cache行间访问时对标志位存储器和冗余路数据存储器的访问功耗.进一步提出可复用的链接状态单元,克服了传统方法中由于缓存缺失引起的清空和重建链接表项的缺陷,显著降低了指令高速缓存访问功耗.实验表明,与传统指令高速缓存相比,本方法在取指单元面积仅增加1.35%的情况下,可平均减少标志位存储器访问次数96.38%.     

DF-FPDLMS自适应滤波器的可测性设计与测试

基于加法器的测试生成,提出了直接实现形式的细粒度流水线延迟最小均方自适应滤波器的一种可测性设计的测试方案。在测试模式下,该设计通过滤波器组成模块的分层隔离及由寄存器转化成的扫描链提高了可测性;通过复用部分寄存器和加法器避免或最小化了额外的测试硬件开销。该方法能在真速下高效地侦测到滤波器基本组成单元内的任意固定型组合失效,且不会降低电路的原有性能。     

高层次数据流低功耗综合

在基于Horner展开的基础上给出了高层次数据流低功耗综合方法。对电路的函数描述进行转换,得到最终的多项式形式,并应用Horner展开。根据Horner展开的结果对数据流进行调度、分配、绑定。在综合的过程中考虑绑定和布局对电路实现的互连线长度的影响。通过减少互连线的长度,进而减少电路的功耗。该方法可以在满足电路设计性能和面积的前提下,得到较优的电路设计结果。实验结果表明,该方法比一般综合方法减少功耗约20%,说明了其有效性。     

基于高速缓存资源共享的TLB设计方法

针对嵌入式处理器中旁路转换缓冲（TLB）功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次数,降低了功耗;利用高速缓存的结构特性动态扩展TLB表项,扩大对物理内存的映射范围,提升TLB命中率.进一步提出了一种复用缓存替换策略的TLB表项的编码加锁方法,减少页面抖动,缓和TLB表项与指令、数据的资源冲突.实验结果表明:与传统的TLB设计相比,应用本方法的嵌入式处理器的功耗下降28.11%,面积减少21.58%.     

音频Delta-Sigma数模转换器中 高性能数字前端模块设计

为适应现代便携式音频设备高音质、微型化与低功耗的要求,提出一种面积优化的高精度delta-sigma数模转换器数字前端模块设计.采用改进型公共子式消除（CSE）算法构建有限冲击响应（FIR）内插滤波器,增加公共子式的利用率,以降低系统硬件开销与芯片面积;并采用一种新型双向循环移位数据加权平均（DCS-DWA）技术,可在不引入寄生音调的前提下抑制三阶四比特量化Delta-Sigma调制器的匹配误差,提高了系统的信噪失真比（SNDR）.该模块在中芯国际0.18 μm 1P6M标准CMOS工艺下流片,核心芯片面积为0.42 mm2,峰值SNDR与动态范围（DR）分别达到103.2 dB和104.4 dB.在1.5 V电源电压下,系统功耗为0.12 mW.以上结果表明主要的设计目标均已实现．     

High performance multiply-accumulator for the convolutional neural networks accelerator

The multiply-accumulator (MAC) in existing convolutional neural network(CNN) accelerators generally have some problems, such as a large area, a high power consumption and a long critical path. Aiming at these problems, this paper presents a high-performance MAC based on transmission gates for CNN accelerators. This paper proposes a new data accumulation and compression structure suitable for the MAC, which reduces the hardware overhead. Moreover, we propose a new parallel adder architecture. Compared with the Brent Kung adder, the proposed adder reduces the number of gate delay stages and improves the calculation speed without causing an increase in hardware resources. In addition, we use the advantages of the transmission gate to optimize each unit circuit of the MAC. The 16-by-8 fixed-point high performance MAC based on the methods presented in this paper has a critical path delay of 1.173ns, a layout area of 9049.41μm2, and an average power consumption of 4.153mW at 800MHz under the SMIC 130nm tt corner. Compared with the traditional MAC, the speed is increased by 37.42%, the area is reduced by 47.84%, and the power consumption is reduced by56.77% under the same conditions.     

基于SOM-RBF神经网络的用电量预测模型研究

随着我国电网建设的高速发展,从日常电力负荷变化趋势剖析未来年度用电量已经成为电网建设的关键问题之一。根据1997~2016年湖北省年用电量及其10个影响因子的数据作为样本,提出了一种自组织特征映射神经网络(Self-organizing Feature Maps,SOM)与多变量的径向基函数(Radial Basis Function,RBF)结合的人工神经网络预测模型新方法。采用先聚类、再分类预测的方法,解决了由于RBF神经网络对于少量样本和训练样本点分散所导致的预测精度降低的问题,改进的神经网络泛化能力有所提高。结果表明:通过SOM-RBF组合算法进行预测,其相对误差维持在3%以下,平均相对误差为1.88%,预测效果较BP神经网络和RBF神经网络有较大的提升。这表明SOM-RBF组合算法可有效的用于用电量预测,具有较高的实用价值。     

海上油田电潜泵耗电量影响因素综合评价方法

针对海上油田电潜泵井生产数据,采用层次分析法和数学统计法对电潜泵耗电量各影响因素进行系统分析及权重大小排序,建立一套适用于海上油田的电潜泵耗电量综合评价方法。通过现场应用对此方法进行了验证,该方法考虑因素全面、应用方便,能够定量分析电潜泵耗电量影响因素的权重大小。与海上油田现场电潜泵实际耗电量相比,其预测结果平均相对误差控制在5%以内,计算精度高。     

日本工业化进程对中国节能减排背景下电力消费特性的启示

考虑节能减排背景,用霍夫曼工业化阶段划分的理论,对中国的工业化进程进行科学的分析．首先从直观的定性分析角度,比较分析日本与中国2个国家自工业化后期起产业结构与用电结构变化趋势;其次进一步定义用电结构同构性指数,对两国的用电结构进行量化比较,得出某一地区的用电结构是由该地区的工业化阶段所决定的结论;最后将日本自工业化后期起的全社会单位GDP电耗及工业单位增加值电耗与中国的情况进行比较,为中国节能减排背景下电力消费特性的发展变化提供前瞻性的启示．     

A hybrid storage technology for low power consumption and high I/O performance in an IPTV set-top box

A new method of prefetching data blocks from the NVCache to the page cache in main memory and cascading prefetching n-blocks from a hard disk to the NVCache together was proposed to reduce the spin-up frequency of a hybrid hard disk drive and thus enhance I/O performance. The proposed method consists of three steps: 1) Analyzing the pattern of read requests in block units; 2) Determining the number of blocks prefetched to the NVCache; 3) Replacing blocks in the NVCache according to the block replacement policy. The proposed method can reduce the latency time of a hybrid hard disk and optimize the power consumption of an IPTV set-top box. Experimental results show that the proposed method provides better average response time compared to an existing adaptive multistream prefetching (AMP) method by 25.17%. It also reduces by 20.83% the average power consumption over that of the existing external caching in energy saving storage system (EXCES) method.     

基于MACD指标与聚类算法的电力用户用电行为分析

深入挖掘用户用电行为是电力大数据背景下电力市场精细化发展的迫切需求。为满足该需求,提出了一种基于平滑异同移动平均线（MACD）指标提取特征的聚类分析方法。该方法首先计算用户用电量的MACD指标;然后以MACD指标为特征,采用K-means聚类算法对用户进行分类;最后利用分析股票的思想分析每一类用户的用电行为。对美国某一地区的实测居民用电量数据进行了算例分析,结果表明所提方法与传统方法相比具有更好的聚类效果,并且拓展了用户用电行为分析方式。     

轻质多材料重载AGV总成优化设计

自动导引车（Automated Guided Vehicle,AGV）在智能制造领域的高速发展过程中逐渐呈现大型化、重载化的趋势,关键承载部件的优化设计能够显著降低重载AGV的重量及运行时的能耗,直接降低制造及使用成本。使用碳纤维增强树脂基复合材料（Carbon Fiber Reinforced Polymer,CFRP）作为轻质材料,针对80t级标准平台AGV关键承载部件从材料到结构进行总成优化设计。使用双向渐进结构法（Bi-directional Evolutionary Structural Optimization,BESO）拓扑优化车架及舵轮安装板,单元灵敏度过滤技术消除细小的分叉结构,得到了适合实际制造的优化结构。然后,制备了不同层数及编织方向的CFRP试样,进行拉伸及面内剪切实验,获得了CFRP的力学性能参数。随后优化了复合材料层合板的铺层角度,仿真结果表明,复合材料优化后的铺层角度为[-12/33/55/-68],使得多层材料面内最大Mises应力和位移分别降低了25.79%和9.95%。最后,针对车身进行有限元分析。研究结果表明：优化设计使重载AGV重量明显降低,新结构在未大幅提升最大应力与位移的前提下,总质量降低21.79%,其中舵轮安装板采用角度优化后的CFRP铺层组,质量仅为优化前的8.83%。模态分析表明,新结构的前六阶特征频率在核定工况范围内随着载荷增加呈减速下降的趋势,满载情况下在61.95~109.75Hz之间变化平稳。为实现重载AGV的低能耗、轻量化以及低成本制造提供一定的参考。     

传感器网络中的多重贪心路由算法

基于二层架构的无线传感器网络，以减少网络功耗为目的，提出了一种新的路由算法－－多重贪心算法以获得最优路径。模拟结果证明了此算法复杂度量级远小于穷举法，和贪心算法近似，不过相对于贪心算法大幅度减少了组长传感器的平均功耗，从而提高了网络的生命期。