软件接收机中DSB-SC信号载波同步的一种算法

本文提出了软件妆收机中抑制载波双边带调幅（DSB-SC）信号载波同步的一种算法,根据下变频后的基带信号估计出收发载波的频差,并经卡尔曼滤波后结合数字锁相环以达到载波捕获范围宽、跟踪速度快、环路噪声小的特点。文章最后给出了一个具体实例的仿真结果。     

一种高动态与低信噪比条件下的载波同步方法

在卫星接收机中,数字锁相环的设计对通信系统的性能起着重要的作用。目前,低轨卫星接收机通常工作在高动态和低信噪比条件下,锁相环的收敛性能变差。该文给出了一种工作在高动态与低信噪比条件下的由FFT变换辅助的快速跟踪方法,并且比较了不同的跟踪方法的跟踪性能与时间。     

用频率采样法设计FIR滤波器

窗函数法和频率采样法是两种较为典型的FIR数字滤波器设计方法。目前,相关的《数字信号处理》教科书对窗函数法设计FIR滤波器进行了较为详细的论述,但对用频率采样法设计FIR滤波器这部分内容讲解得不够细致,让初学的学生感到难以理解。针对用频率采样法设计FIR滤波器的相关问题进行了较为深入的探讨,并结合实例借助Matlab软件进行了仿真和验证。仿真结果表明,选择合适的过渡采样点和滤波器长度,可以有效地控制阻带衰减、过渡带宽及计算复杂度。     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

大动态范围锁相频率源的设计思路

本文立题来自于2003年全国大学生电子设计竞赛,题目要求设计一个具有大动态范围(10～35MHz)的自动步进式正弦波产生器,按本文设计方案制作的作品获得第六届全国大学生电子设计竞赛国家级二等奖。     

对FIR数字滤波器频域实现错误观点的讨论

关于FIR数字滤波器的频域实现存在一种错误的观点和做法,即直接在离散傅利叶变换域将输入信号属于阻带的谱线清零,而属于通带的谱线保留,再离散傅利叶反变换到时域,并且认为通过这种方法得到的信号是对输入信号理想滤波的结果.本文针对这一观点,利用频域取样的概念,从时域和频域两个角度分析,指出该做法并不能实现理想滤波,并且滤波性能通常不能达到指标要求.     

Design and analysis of different PLLs as load compensation techniques in 1-∅ grid-tied PV system

This paper discusses the design, modelling and analysis of a single-phase grid-tied photovoltaic (PV) system feeding a variety of loads. Normally, the phase-locked loop (PLL) circuits are used for synchronisation purposes and generation of in-phase and quadrature templates. However, this paper presents an interesting application of PLLs for achieving load compensation for power quality improvement as well as estimation of phase and frequency. Three PLL algorithms are considered which include the conventional Delay PLL, Enhanced PLL and Second-Order Generalised Integrator Frequency-Locked Loop (SOGI-FLL). Design and modelling of controllers using these PLLs for achieving power quality improvement is also presented in the paper. Suitable comparisons are drawn to investigate the performance of different PLLs for two purposes viz. grid synchronisation and achieving compensation in a single-phase grid-tied PV system. Finally, the application of SOGI-FLL for control of a 5 kW PV interfaced single-phase compensator for power quality improvement is presented. Appropriate experimental results are shown along with simulation results for suitable comparison.     

DBF系统的数字正交相干检波设计

结合某具体工程实例讨论了带通信号采样定理,在此基础上研究了数字正交相干检波技术的优化设计.计算机仿真和性能分析表明,该设计对其他工程具有一定的参考价值.     

一种中心频率可调的VCO电路设计

采用0.18μm CMOS工艺设计了一种用于高速锁相环系统的压控振荡器(VCO)电路,该电路的中心频率可根据需要进行调节.电路采用SMIC 0.18 μm工艺模型,使用Cadence的Spectre工具进行了仿真,仿真结果表明,该电路可工作在2.125～3.125 GHz范围内,在5 MHz频偏处的相位噪声为-105 dBc/Hz.     

基于DSP的弹光调制干涉具干涉数据的实时处理系统

弹光调制干涉具中光程差的非线性带来了干涉信号的非均匀变化,在光谱复原过程中,如不对干涉数据修正直接采用快速傅里叶变换(FFT)复原光谱会导致光谱严重失真,难以满足实时处理要求。首先提出采用非均匀快速傅里叶变换算法(NUFFT)实现光谱复原,其次设计了一种基于高性能DSP芯片OMAP-L138的干涉数据处理系统,它将高速数据采集卡PCI-5122采集到的671.1 nm激光干涉数据进行存储并完成其实时光谱复原。研究结果表明:这套干涉数据实时处理系统操作简单,运行可靠。复原671.1 nm激光的波长误差小于1 nm,谱线位置误差小于0.1％,为后期采用高性能DSP的弹光调制傅里叶变换光谱仪提供了很好的前提基础。     

辐照加固的500MHz锁相环设计

设计了一款与CSMC 0.5μm CMOS工艺兼容的频率为500 MHz的辐照加固整数型锁相环电路,研究了总剂量辐照以及单粒子事件对锁相环电路主要模块及整个系统性能的影响。此外,通过修正BSIM3V3模型的参数以及施加脉冲电流源来模拟总剂量辐照效应和单粒子事件,对锁相环整体电路进行了电路模拟仿真以及版图寄生参数提取后仿真。模拟结果表明,辐照总剂量为1Mrad(Si)时锁相环电路仍能正常工作,产生270.58~451.64 MHz的时钟输出,峰峰值抖动小于100 ps,锁定时间小于4μs;同时在对单粒子事件敏感的数字电路的主要节点处施加脉冲电流源后,锁相环电路均能在短时间内产生稳定的输出。     

一种高速并行采样实时校正方法研究

并行交替采样带来的非均匀误差严重影响采集性能.本文建立了并行交替采集系统的数学模型,实现了一种幅度非均匀误差校正的归一化算法,在误差校正系统中引入可程控参考校正源,再利用查表法同时校正系统的偏置和增益失配误差,然后对时间非均匀性参数进行估计,并通过高精度可编程时钟延时网络对其修正.实验结果表明,该校正方法实时性好,降低了硬件设计难度和成本,提高了系统性能.     

PCM/FM遥测中频数字化接收机设计与实现

本文利用高速高精度数据采集、数字下变频DDC(Digital Downconversion)CORDIC(Coordinate RotationDigital Computer)数字鉴相、一阶差分鉴频和均匀采样二阶数字锁相环DPLL(Digital Phage—Locked Loop)去除多谱勒频率和载波频偏等技术完成了2MHz码速率10.7MHz中频频率的PCM/FM遥测中频数字化接收机设计,并给出了实现系统接收线性动态范围和不同输入信噪比条件输出信号波形的测试结果。测试结果表明,设计系统的接收线性动态范围可达50dB以上,而在输入信噪比≤7dB的情况下设计系统还可以正常工作。     

平稳信号的非均匀采样与仿真

文中引入平稳随机过程点的知识,建立了广义平稳随机信号的非均匀采样序列模型,推导了其数字频谱的一般公式,揭示出了传统的谱分析没有考虑采样时间间隔的非均匀性对信号的统计特性的影响,误把采样所得随机强度序列的功率谱当作平稳随机过程非均匀采样信号的功率谱。丈中分析了几种具有典型分布函数的随机采样情况,证明了均匀采样信号的数字频谱只是非均匀采样数字频谱的一种特例。     

一种模／数混合型FIR噪声滤波器设计

：针对现有数字FIR噪声滤除技术的噪声放大问题,结合模拟电路的方法,提出一种新的混合型FIR噪声滤波技术。该方法采用电荷泵将锁相环中数字控制的相位误差转换为模拟域电荷,调制器的输出经过一个寄存器链实现一个或数个时钟周期的延时,从中选出若干抽头分别去控制对应的分频器或相位选择器,从而量化所产生的经过各支路鉴相器的瞬时相位误差,在一个多输入电荷泵中合成为模拟域误差电荷,通过提供恒定单位直流增益,解决现有数字FIR噪声滤除技术的噪声放大问题。这种新型的滤渡器具有如下特点：离散时间域工作,模拟失配不敏感,有助于提高线性度,额外硬件开销小。     

基于FPGA的DDS＋DPLL跳频信号源设计

针对跳频通信系统有固有噪声的特点,结合DDS＋DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-Ⅱ_10.1软件进行设计综合,提出了一种新型的跳频信号源。结果表明,该设计中DPLL时钟可达到120MHz,性能较高,而仅使用了30个LUT和18个触发器,占用资源很少。     

Linear phase FIR approximation of magnitude response |1/ω| for maximal flatness at an arbitrary frequency ω0, 0<ω0<π*

In many signal processing situations, the desired (ideal) magnitude response of the filter is a rational function: (a digital integrator). The requirements of a linear phase response and guaranteed stable performance limit the design to a finite impulse response (FIR) structure. In many applications we require the FIR filter to yield a highly accurate magnitude response for a narrow band of frequencies with maximal flatness at an arbitrary frequency ₀ in the spectrum (0, ). No techniques for meeting such requirements with respect to approximation of are known in the literature. This paper suggests a design by which the linear phase magnitude response can be approximated by an FIR configuration giving a maximally flat (in the Butterworth sense) response at an arbitrary frequency ₀, 0<₀<^*. A technique to compute exact weights for the design has also been given.     

一种基于FPGA的数字下变频算法研究

在宽带中频软件无线电系统中，数字下变频(DDC)是其核心技术之一。介绍了数字下变频的原理，给出了一种基于FPGA的数字下变频算法，讨论了DDC算法中的关键部分数字锁相环(DPLL)、数字滤波器(DF)和数控振荡器(NCO)的实现，并且比较了这种算法与其他实现方法的优缺点。最后对该算法进行了仿真验证。