一种12位4 MS/s异步SAR ADC

设计了一种12位4 MS/s的异步逐次逼近型模数转换器(SAR ADC)。采用一种既能节省开关动态功耗又能减小电容面积的开关切换策略,与传统结构相比,开关动态切换功耗节省了95%,电容总面积减小了75%。为了避免使用高频时钟,采用了异步控制逻辑,采样开关采用栅压自举开关以便提高ADC的线性度,动态锁存比较器的使用减小了静态功耗,片上集成了电压参考电路和相关驱动电路。基于SMIC 0.18 μm CMOS工艺,在1.8 V电源电压和4 MS/s转换速率条件下,经后仿真得到ADC的信号噪声失真比SNDR为70.2 dB,功耗仅为0.9 mW,品质因素FOM为109 fJ/conversion-step。     

采用采样开关线性增强技术的12位100 MS/s SAR ADC

提出了一种采用采样开关线性增强技术的12位100 Ms /s SAR模数转换器(ADC)。首先采用了一种基片浮动技术,随着输入信号的变化,采样开关的寄生电容变化减小,总寄生电容降低。其次采用了一种采样开关基片升压技术,降低了采样开关的导通阻抗。最后,采用40 nm CMOS工艺制作了一种12位100 MS/s SAR ADC。测试结果表明,在电源电压1 V下,该ADC的SNDR为64.9 dB,SFDR为83.2 dB,消耗功率为2 mW。该ADC的核心电路尺寸为0.14 μm×0.14 μm。FoM值为13.8 fJ/(conv·step) @Nyquist频率。     

一种12位1 MS/s数字自校准SAR ADC

设计了一种12位1 MS/s单端结构的自校准逐次逼近型模数转换器(SAR ADC)。采用串联三段式7位校准DAC阵列结构来校准高6位误差电压,减小了面积,扩大了校准范围。将校准DAC的初始态接为中间态,简化了校准逻辑控制过程。采用“双寄存器”预判的方式,提高了回补校准码的效率。在电源电压为3.3 V、转换速率为1 MS/s的条件下,进行了仿真验证。结果表明,该SAR ADC校准后,SNDR从校准前的49.2 dB提升到71 dB,DNL、INL分别从校准前的-1 LSB /+21.250 LSB、-17.398 LSB /+10.152 LSB减小到-0.25 LSB /+0.5 LSB、-1.048 LSB /+0.792 LSB。     

基于混合编码 DAC的低功耗 SAR ADC设计

设计了一种基于混合编码DAC的低功耗SAR ADC ．其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术．采用GF（Global Foundry）0．35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在－0．6～0．4 LSB区间范围内,DNL在－0．2～0．7 LSB区间范围内,SNDR为54．13 dB ,有效位为8．7位．整个电路的功耗为537．9μW ．     

一种10bit双通道流水线SAR ADC设计

为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型（SAR）模数转换器（ADC）。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm2。ADC的微分非线性和积分非线性分别小于0.36 最低有效位（LSB）和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 MS/s。运行频率为230 MS/s和260 MS/s的ADC的功率消耗分别为13.9 mW和17.8 mW。     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

一种基于65 nm CMOS工艺的10位10 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种10位10 MS/s逐次逼近型模数转换器(SAR ADC)。采用全差分的R-C组合式DAC网络结构进行设计,提高了共模噪声抑制能力和转换精度。与全电容结构相比,R-C组合式DAC网络结构有效减小了版图面积。DAC中各开关的导通采用对称的开关时序,使比较器差分输入的共模电平保持为固定值,降低了比较器的失调电压,提高了ADC的线性度。在2.5 V模拟电源电压和1.2 V数字电源电压下,使用Spectre进行仿真验证,测得DNL为0.5 LSB,INL为0.8 LSB;在输入信号频率为4.990 2 MHz,采样频率为10 MHz的条件下,测得电路的有效位数为9.63位,FOM为0.04 pJ/conv。     

低功耗SAR ADC的高性能比较器综述

目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构,其中的核心模块—高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发,聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展,总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。     

一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比（SNDR）和无杂散动态范围（SFDR）分别为62.1dB和71.2dB,功耗为148mW。     

一个电容阵列定制的100MS/s，9bit，0.43mW逐次逼近型模数转换器

本论文介绍了一个带定制电容阵列的低功耗9bit,100MS/s逐次比较型模数转换器。其电容阵列的基本电容单元是一个新型3D,电容值为1fF的MOM电容。除此之外,改进后的电容阵列结构和开关转换方式也降低了不少功耗。为了验证设计的有效性,该比较器在TSMC IP9M 65nm LP CMOS工艺下流片。测试结果如下：采样频率100MS/s,输入频率1MS/s时,有效位数（ENOB）为7.4,bit,信噪失真比（SNDR）为46.40dB,无杂散动态范围（SFDR）为62.31dB。整个芯片核面积为0.030mm2,在1.2V电源电压下功耗为0.43mW。该设计的品质因数（FOM）为23.75fJ/conv。     

一个低电压低功耗10位30MS/s流水线A/D转换器

实现了一个10位精度,30MS/s,1.2V电源电压流水线A/D转换器,通过采用运放共享技术和动态比较器,大大降低了电路的功耗。为了在低电源电压下获得较大的摆幅,设计了一个采用新颖频率补偿方法的两级运放,并深入分析了该运放的频率特性。同时还采用了一个新的偏置电路给运放提供稳定且精确的偏置。在30MHz采样时钟,0.5MHz输入信号下测试,可以得到8.1bit有效位的输出,当输入频率上升到60MHz(四倍奈奎斯特频率)时,仍然有7.9bit有效位。电路积分非线性的最大值为1.98LSB,微分非线性的最大值为0.7LSB。电路采用0.13μmCMOS工艺流片验证,芯片面积为1.12mm2,功耗仅为14.4mW。     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

带2位/级的新型转换过程和自锁定比较器的6位600 MS/s 逐次逼近型模数转换器

本文提出了一个在600MHz采样率下的6位逐次逼近寄存器（SAR）。由于对ADC高速的追求,本设计借鉴了2位/级的思想,并在此基础上给出了2位/级的新型转换过程,解决了DAC之间不匹配问题并减少了功耗。同时,采用了改进的分布式比较器拓扑结构以获得速度。通过整合多比较器的输入端减小了时钟馈通效应和失调,引入比较器的自锁技术进一步减小了功耗。测量结果表明,在600MHz采样频率、5.6MHz输入频率下,得到信号与噪声加失真比（SNDR）为32.13 dB,无杂散动态范围（SFDR）为44.05 dB。当输入频率接近奈奎斯特时,SNDR / SFDR分别下降到28.46/39.20 dB。最终该ADC由TSMC 65纳米工艺制造,其设计面积为0.045 mm2。在1.2V电源电压下的功耗为5.01 mW,并得到FoM值为252 fJ/转换过程。     

一种全集成8位2.16 GS/s SAR ADC

设计了一种8位2.16 GS/s四通道、时间交织逐次逼近型模数转换器(TI-SAR ADC).单通道SAR ADC采用数据环、异步时钟环的双环结构实现高速工作.采用带复位开关的动态比较器缩短量化时间,提高比较精度.结合反向单调切换时序,逐步增大共模电压,提升量化速度.基于55 nm CMOS工艺设计,后仿真结果表明,在...     

一种8位100 MS/s的低功耗流水线型ADC

基于0.35 μm CMOS工艺,设计并制作了一种低功耗流水线型ADC。分析了ADC结构对功耗的影响,采用1.5位/级的流水线结构来最小化功耗,并提升速度。为进一步降低功耗,设计了一种不带补偿并可调节相位裕度的共源共栅跨导放大器(OTA)和改进的比较器。测试结果显示,该ADC在3 V电源电压、100 MS/s采样速率下,功耗为65 mW,面积为0.73 mm²,在模拟输入频率为70.1 MHz和141 MHz下的无杂散动态范围(SFDR)分别为59.8 dBc和56.5 dBc。该ADC可应用于需要欠采样的通信系统中。     

一个单通道10位160兆每秒的逐次逼近式模数转换器

This paper demonstrates a single-channel 10-bit 160 MS/s successive-approximation-register （SAR） analog-to-digital converter （ADC） in 65 nm CMOS process with a 1.2 V supply voltage. To achieve high speed, a new window-opening logic based on the asynchronous SAR algorithm is proposed to minimize the logic delay, and a partial set-and-down DAC with binary redundancy bits is presented to reduce the dynamic comparator offset and accelerate the DAC settling. Besides, a new bootstrapped switch with a pre-charge phase is adopted in the track and hold circuits to increase speed and reduce area. The presented ADC achieves 52.9 dB signal-to-noise distortion ratio and 65 dB spurious-free dynamic range measured with a 30 MHz input signal at 160 MHz clock. The power consumption is 9.5 mW and a core die area of 250 ×200 μm^2 is occupied.     

一种12 bit 200 MS/s 低功耗 SAR-TDC ADC北大核心

为了满足低电压条件下高速高精度采样需求，设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字，残差电压变换为时域延时信息后，第二级4.5 bit时间数字转换器(TDC)将延时转换，最终校准输出，实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构，以及优化时间判决器，提升了ADC的动态性能和采样速度，降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时，功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。