一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

基于FPGA的超声相控阵发射系统设计

为使水声成像系统小型化,首创性地提出了将相控阵技术和水下超声成像技术结合在一起,设计了一种基于FPGA的超声相控阵发射系统。对相控聚焦的发射原理进行了分析,利用FPGA的内部逻辑资源和丰富的I/O引脚实现了六通道超声相控阵发射,为有效激励压电换能器设计了信号调理电路对激励信号进行D/A转换及放大。通过实验测试表明,该系统可以实现超声信号的相控发射,相控延时精度达到2.5ns,发射信号稳定,系统集成度高,为水下超声成像提供了一种新的途径,具有较强的应用价值。     

一种低成本光接收器的数据恢复电路的设计及FPGA实现

设计了一种利用FPGA的可编程输入延时单元(IDELAY)和锁相环输出同频多相时钟结合的4倍过采样高速时钟数据恢复电路。可在较低频率同步恢复4位并行数据,有效地增大带宽并降低了终端成本,并采用自动检测和判断的方法检测数据跳变边沿,消除了数据毛刺的干扰。     

基于FPGA的时间间隔测量系统的设计

为了解决电容充放电放大电路测量时间间隔的不稳定,采用复杂可编程芯片FPGA设计实现精密时间间隔的测量。FPGA的锁相环（PLL）电路得到高频时钟,时钟管理器（DCM）实现高速时钟移相,内插时钟得到高精度时间测量。通过在光电回波脉冲时间间隔测量系统中验证,该设计可以得到200ps的时间间隔测量精度。采用FPGA芯片设计的数字化测量系统,具有集成度高,性能稳定,抗干扰强,设计方便等优点,能广泛应用于科研和生产中     

可实现快速锁定的FPGA片内延时锁相环设计

延时锁相环（DLL）是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0．25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20-200MHz,锁定时间相比传统架构有大幅降低。     

一种固定延时的宽频带延迟锁相环

本文提出的延迟锁相环结构能够提供比较宽的工作频率范围，并且可以实现延迟时间固定为一个输入时钟的周期。为了提高工作频率和避免错锁现象，该电路采用了相位选择电路和启动控制电路。这种延迟锁相环从理论上来说，工作频率范围可以达到1／(n×Tdmax）-1/Tdmin,Tdmax是延迟单元的最大延迟时间，n为延迟线中延迟单元的数目，Tdmin是延迟单元最小的延迟时间。设计采用了2．5V，0．25μ m First Silicon CMOS工艺来实现，通过仿真测得该延迟锁相环的工作频率范围为200MHz～1GHz，并且输入和输出之间的总延时恰好为一个输入时钟周期。     

基于FPGA的高频时钟的分频和分配设计

介绍了为PET(正电子发射断层扫描仪)的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。     

超声相控阵系统提高延时分辨率的研究进展

超声相控阵技术通过对超声阵列换能器中各阵元进行相位延时控制,获得灵活可控的合成波束及实现动态聚焦、偏转、声束形成等各种相控效果。精密聚焦延时是超声相控阵动态聚焦的核心,无论是在超声相控阵发射延迟控制还是接收延时补偿中,都需精确控制相位延时。该文介绍了国内外超声相控阵系统延时分辨率的发展历程和研究现状,并分析了各个方法的优缺点。     

FPGA片上时钟发生器快速自校准方案

该文提出了一种新颖的基于频率-电压转换技术的锁相环(PLL)快速自校准方案,可用于FPGA片上时钟产生单元内使用多段调谐环形压控振荡器(VCO)的锁相环。文章详细讨论了校准电路及用作时钟发生器的锁相环关键模块的设计,并进行了整体仿真验证。仿真结果说明,系统能够在发生工艺偏差或者参考频率变化时进行快速自校准。该文设计的校准电路及时钟发生器以较低VCO增益获得较宽的频率调谐范围,并具有较快的锁定时间,适于在FPGA器件的片上时钟产生单元中应用。     

FPGA在相控阵波束控制器中的应用

相控阵雷达波束控制器是相控阵雷达的重要组成部分。介绍了分布式波束控制方法,在此基础上应用FPGA（现场可编程门阵列）芯片进行了相控阵16单元子阵波束控制器的设计仿真。基本思想是先脱机计算得到子阵中各个移相器的控制码数据,并将控制码编写成查找表,利用FPGA嵌入式存储块实现查找表。在QuartusⅡ6．0平台下利用VHDL语言对控制电路编程仿真,并下载到芯片中,实现扫描和跟踪模式下对各个移相器的布相。利用FPGA芯片可以降低外围电路的复杂度,有效降低电路引脚数量,提高高频时的可靠性,易于设计修改和维护。仿真结果表明了设计的可行性。     

基于AD9106的高集成度UPA发射系统设计

超声相控阵检测技术具有可动态聚焦、检测复杂形状物体中的损伤、缺陷定位精准等优点。然而,现有的检测设备利用单芯片制作单通道后再扩展成多通道系统,集成度低、维护困难。文中基于FPGA技术,系统性地设计了延时算法、时序控制模块,采用ADI公司最新推出的含4通道基单元芯片AD9106构建大规模相控阵发射系统,设计配置高速发射/接收切换开关,从而实现多阵元的可控自发自收,大幅降低了系统中发射和接收硬件模块的复杂性和外形尺寸,同时抑制激发模块的高压发送脉冲。此相控阵发射系统具有集成度高、抗干扰能力强、精度高、功耗低、安全性强等优点。     

一种用于FPGA的270MHz到1.5GHz可重构多功能锁相环时钟发生器

本文设计实现了一种用于FPGA芯片的可重构多功能的锁相环时钟发生器。该时钟发生器具有可配置的时钟发生和延时补偿两种模式,分别实现时钟倍频和相位对准的功能。输出时钟信号还具有可编程的相移和占空比调节等高级时钟变化功能。为了提高相位对准和相移的精度,本文设计了一种具有新的快速起振技术的压控振荡器。本文还提出了一种延时分割方法以提高用于实现相移和占空比调节功能的后端分频器的速度。整个时钟发生器使用0.13μm标准CMOS工艺设计制作。测试结果表明,能够实现270MHz到1.5GHz的宽调节范围,当锁定在1GHz时,整个电路功耗为18mW,rms抖动小于9ps,锁定时间为2μs左右。     

基于PLL和TDA7010T的无线收发系统设计

设计一种基于PLL和TDA7010T的无线收发系统.该系统由发射电路、接收电路和控制电路3部分组成.发射电路采用FM和FSK调制方式,用锁相环(PLL)稳定载波频率,实现模拟语音信号和英文短信的发射.接收电路以TDA7010T集成器件为核心,外围电路简单,工作稳定可靠.而控制电路由单片机AT89S51、编码器PT2262、解码器PT272组成,实现英文短信的编写和显示.     

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。     

一种频率自适应欠采样电路的设计及FPGA实现

针对数字式锁相环前端A/D单元中,采样时钟在锁相环锁定前存在动态变化的问题,利用16位ADC器件AD7626的特点设计了一种基于FPGA的频率自适应欠采样电路,提出了频率自适应的时序控制策略,解决了FPGA时序控制驱动程序对输入采样信号频率变化的自适应问题。动态欠采样频率下对时基信号进行采样的实验测试结果表明,采集信号频率与理论一致,设计采样电路具有频率自适应特性。     

低杂散锁相环中鉴频鉴相器与电荷泵的设计

采用TSMC 0.18 μm 混合CMOS工艺,设计了一种应用在1.571 GHz GNSS接收机中低杂散锁相环的鉴频鉴相器与电荷泵电路。鉴频鉴相器采用两相非重叠时钟结构和延时可控电路,实现了鉴频鉴相器的延时失配最小化和导通时间可调,在降低杂散的同时消除死区。电荷泵采用4路控制信号和1路可控充电和放电电路,有效地优化了电流失配和电荷泵电流的大小,进一步降低锁相环的杂散。测试结果表明,在电源电压为1.8 V,电荷泵电流为100 μA 时,延时失配和充放电电流失配近似为0,杂散为－71.77 dBc@16.375 MHz。     

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。     

基于TDC技术的引信回波模拟器距离模拟电路设计

由于引信近距盲区精确测试的需要,设计了引信点目标视频回波模拟器距离模拟电路。该电路采用基于FPGA的时间数字转换(TDC)技术,在单片FPGA内将计数延时技术、TDC技术及精密数控延时技术相结合,对引信发射脉冲包络实现了大范围高分辨率精密数控延时,实现了优于±0.3 m的距离模拟精度。     

基于超声驻波的径向悬浮移动系统研究

常用的声悬浮系统是采用一维单轴式超声悬浮装置,利用驻波特性仅能使少量小颗粒悬浮在声压节点处。为改善实验效果,该文在传统悬浮装置的基础上作了改进,设计了一种径向悬浮移动系统,采用相控阵探头板作为发射端和反射端,结合高频时钟驱动的现场可编程门阵列(FPGA)作延时控制,改变发射波束与反射波束间的相位差,使小颗粒可呈阵列式悬浮移动。系统中所设计的驱动电路是采用金属氧化物半导体场效应晶体管(MOS)结合变压器的电压驱动方式,无需考虑输入端信号的电流大小及MOS管无需接高上拉电压。通过对系统的硬件测试及仿真,结果表明,该文方法比传统方法能稳定悬浮多个小颗粒,且能使悬浮小颗粒平滑移动,具有较好悬浮稳定性和可靠性。     

相控阵超声成像补偿聚焦技术

针对相控阵成像中因为聚焦深度唯一且不能改变而导致成像失真问题,提出改进方法,提高相控阵检测成像质量。在用单个换能器单元轮流发射声波,全孔径单元接收的收发超声方式得到基础数据组的基础上,在数据处理中重构出发射聚焦和接收聚焦。提出在重构过程中运用动态聚焦补偿技术,使各个深度都聚焦。该文给出重构发射和接收聚焦点及动态聚焦补偿的理论基础,补偿点的计算方法,补偿电路的具体实现。从仿真结果可看出成像效果比传统单点聚焦相控阵有显著提高。提出的相控阵动态深度补偿技术改善了成像质量,物理实现电路简单且具有实用价值。