一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

全集成低相位噪声LC压控振荡器设计

提出了一种应用于ISM频段的低相位噪声LC VC0。电路采用TSMC 0．18μm1P6M混合信号CMOS工艺进行设计,芯片版图面积740μm×700μm。在电源电压为1．8V时,后仿真结果表明,电路工作频率为2．4GHz时,调谐范围为23％。在偏离中心频率1MHz处,相位噪声为-124．2dBc／Hz。核心部分功耗约为7．56mW。     

应用于CMOS图像传感器的带保护LDO电路的设计

随着CMOS图像传感器(CIS)的广泛应用,低功耗、高集成化、高稳定性成为其发展趋势,低压差线性稳压器(LDO)因体积小、功耗低、噪声低及电源抑制比高等优点而满足芯片供电需求.为了避免传统电源在芯片异常时仍持续工作致使功耗增加或芯片烧毁,设计了一种可应用于CMOS图像传感器的LDO电路,并加入了LDO的保护电路结构.该保护电路具有欠压保护与过流保护的功能,并能够通过数字电路对LDO进行使能控制.基于0.11 μm CMOS工艺平台对LDO及其保护电路进行仿真与分析,完成了该工艺下电路版图的绘制和验证.     

2×8低噪声InGaAs/InP APD读出电路设计

对In0.53Ga0.47As/InP雪崩光电二极管(APD)探测器进行了特性分析.以大阵列研究为基础,结合器件特性设计了一个2×8低噪声读出电路(ROIC),电路主要由电容反馈互阻放大器(CTIA)和相关双采样(CDS)电路单元构成,并对读出电路的时序、积分电容等进行了设计.电路采用0.6 μm CMOS工艺流片,芯片面积为2 mm×2 mm,电荷存储能力为5×107个,功耗小,噪声低,设计达到预期要求.     

用于脑电信号记录的低噪声低功耗放大器

为了满足脑电信号(EEG)记录阵列的应用需求,设计了一种全差分的低噪声、低功耗放大器电路.该电路利用亚阈值区晶体管作为伪电阻,与输入电容和反馈电容形成高通通路,有效抑制了输入信号的直流失调电压,无需片外隔直电容,实现了电路的全集成.放大器中的跨导放大器(OTA)采用亚阈值晶体管进行设计,实现了较大的输出摆幅、良好的功耗和噪声性能.放大器电路采用SMIC 130 nm 1P8M混合信号工艺实现,芯片面积0.6 mm2.测试结果表明,在电源电压0.6V时,放大器可处理信号带宽为10 Hz～7 kHz,等效输入噪声的均方根值为3.976 μV,噪声有效因子为3.658,总功耗仅为2.4 μW.     

高精度带隙基准电压源的实现

提出了一种高精度带隙基准电压源电路 ,通过补偿其输出电压所经过的三极管的基极电流获得精确的镜像电流源 .设计得到了在 - 2 0～ +80℃温度范围内温度系数为 3e - 6 /℃和 - 85 d B的电源电压抑制比的带隙基准电压源电路 .该电路采用台积电 (TSMC) 0 .35 μm、3.3V/ 5 V、5 V电源电压、2层多晶硅 4层金属 (2 P4 M)、CMOS工艺生产制造 ,芯片中基准电压源电路面积大小为 0 .6 5 4 mm× 0 .340 mm,功耗为 5 .2 m W.     

高速SOIMOS器件及环振电路的研制

设计了一种 1 0位 50 MS/s双模式 CMOS数模转换器 .为了降低功耗 ,提出了一种修正的超前恢复电路 ,在数字图象信号输出中 ,使电路功耗降低约 30 % .电路用 1μm工艺技术实现 ,其积分线性误差为 0 .46LSB,差分线性误差为 0 .0 3LSB.到± 0 .1 %的建立时间少于 2 0 ns.该数模转换器使用 5V单电源 .在 50 MS/s时全一输入时功耗为 2 50 m W,全零输入时功耗为 2 0 m W,电路芯片面积为 1 .8mm× 2 .4mm.     

用于时钟芯片的Pierce晶体振荡器设计

分析了Pierce晶体振荡器的起振条件以及传统结构的局限性.基于CSMC 0.5 μmCMOS工艺设计实现了一种应用于时钟芯片的32.768 kHz的Pierce晶体振荡器电路.采用自动增益控制(AGC)结构,提高了频率稳定性,降低了功耗;使用单位增益放大器稳定静态工作点,有效地减小了版图的面积.通过Spectre对电路进行仿真,结果显示,电源电压在1.5～5.5 V电路输出频率都有较好的精度,最大的频率误差为0.085%,阿伦方差为2×10-8/s,在3 V电源电压下,静态平均电流仅300 nA,版图面积为300 μm×150 μm,满足时钟芯片低功耗、高稳定性、较宽的电源适用范围和节约版图面积的要求.     

低压低功耗无源UHF RFID标签芯片模拟前端电路的设计

本文从设计符合EPCTM C1G2协议的超高频无源射频识别标签芯片的角度出发,对RFID标签芯片模拟前端电路进行设计.通过对各个关键电路的功耗与电源进行优化,实现了一个符合协议要求的低电压、低功耗的超高频无源RFID标签芯片的模拟前端.该UHF RFID标签模拟前端设计采用SMIC 0.18 μm EEPROM CMOS工艺库.仿真结果表明,标签芯片模拟前端的整体功耗控制在2.5 μW以下,工作电源可低至1 V,更好地满足了超高频无源射频识别标签芯片应用需求.     

采用电流复用拓扑的宽带收发一体多功能电路

基于标准的GaAs赝配高电子迁移率晶体管(PHEMT)单片微波集成电路(MMIC)工艺设计并制备了一款宽带收发一体多功能电路芯片.该多功能芯片包含了功率放大器、低噪声放大器和收发开关.放大器采用电流复用拓扑结构实现了低功耗的目标.收发开关采用浮地结构避免了使用负电源.芯片在14～ 24 GHz工作频率的实测结果显示:接收支路噪声系数小于3.0dB,增益大于18 dB,输入及输出电压驻波比(VSWR)均小于2.0,1 dB压缩点输出功率大于0 dBm,直流功耗为60 mW;发射支路增益大于21 dB,输入输出VSWR均小于1.8,1dB压缩点输出功率大于10 dBm,直流功耗为180 mW.芯片尺寸为2 600 μm×1 800 μm.该多功能收发电路的在片测试结果和仿真结果一致,性能达到了设计要求.     

GPS射频接收芯片中低功耗压控振荡器的设计

设计了一种应用于GPS射频接收芯片的低功耗环形压控振荡器.环路由5级差分结构的放大器构成.芯片采用TSMC 0.18 μm CMOS工艺,核心电路面积0.25 mm×0.05 mm.测试结果表明,采用1.75 V电源电压供电时,电路的功耗约为9.2 mW,振荡器中心工作频率为62 MHz,相位噪声为-89.39 dBc/Hz @ 1 MHz,该VCO可应用于锁相环和频率合成器中.     

一种适用于超高频标签芯片的低功耗电压基准电路

提出了一种适用于超高频无源电子标签芯片的低功耗电压基准电路.电路采用N+注入栅的PMOS管和亚阈值区温度补偿技术.芯片采用TSMC 0.18 μm CMOS混合工艺流片.测试结果表明:该芯片可以在1.2～2.4 V的电源电压范围下工作,1.2 V电源电压下电压基准电路静态功耗为60 nW.电路面积为0.01 mm2,T...     

1.6 GHz电荷泵锁相环的设计

设计并实现了一种整数型1.6 GHz电荷泵锁相环,分析了具体电路,并给出设计考虑.该电荷泵锁相环采用0.18 μm CMOS混合信号工艺制造.测试结果表明,电路中心频率1.6 GHz,偏离中心频率1 MHz处的相位噪声为-92.19 dBc/Hz;在1.8 V电源电压下,电路功耗为10 mW.芯片尺寸为100 μm×100 μm.     

一种适用于相变存储器的低噪声时钟发生器

基于相变存储器的特性,设计了一种具有低功耗、低噪声的时钟发生器.该时钟由压控振荡器产生,并通过时钟控制电路转换为相变存储器存储操作所需的reset、set信号.由于纳米尺寸下的相变存储器件受噪声影响严重,该电路降低了外围驱动对相变存储单元的低频噪声干扰,能够改进相变存储器性能.电路采用40 nm CMOS工艺设计,电源电压为1.8V,功耗为1.26 mW,RMS抖动为0.83 ps,p-p抖动为5.14 ps,芯片面积为80 μm×90 μm.     

一种高增益低噪声低功耗跨阻放大器设计与实现

采用TSMC 0.18 μm CMOS工艺设计并实现了一种高增益、低噪声和低功耗跨阻放大器.针对某种实用的光电二极管,在寄生电容高达3 pF的情况下,采用RGC输入、无反馈电阻的电路结构,合理实现了增益、带宽、噪声、动态范围以及低电源电压等指标间的折中.测试结果表明单端跨阻增益高达78 dB·Ω,-3 dB带宽超过300 MHz,100 MHz处的等效输入噪声电流谱密度低至6.3 pA/平方根Hz,功耗仅为14.4 mW.芯片面积(包括所有PAD)为500 μm×460 μm.     

2.5Gbps发接器系统均衡器电路的设计

采用片上可编程均衡技术 ,设计了用于数据率为 2 .5 Gbps发接器系统接收端的均衡器电路。电路采用 0 .1 8μm标准 CMOS工艺和 1 .8V单电源。用 UMC模型 Cadence Spectre S软件进行了仿真 ,电路在 0～1 2 5°C范围内 ,三种工艺角和电源电压变化± 1 0 %的条件下能够正确地工作。在 1 .8V电源、75°C和 tt工艺角条件下 ,电路的总功耗为 40 m W。     

一种基于噪声抵消技术的宽带低噪声放大器

设计了一种应用于全球数字广播 (Digital Radio Mondiale,DRM)和数字音频广播 (Digital Audio Broadcasting,DAB) 的宽带低噪声放大器.采用噪声抵消结构,抵消输入匹配器件在输出端所产生的热噪声和闪烁噪声,使输入阻抗匹配和噪声优化去耦.电路采用华润上华CSMC 0.6 μm CMOS工艺实现.测试结果表明,3 dB带宽为100 kHz～213 MHz,最大增益为16.2 dB, S11和S22小于-7.5 dB, 最小噪声系数为3.3 dB, 输入参考的1 dB增益压缩点为-3.8 dBm,在5 V电源电压下,功耗为51 mW,芯片面积为0.18 mm2.     

应用于10Gb/s光接收机的全差分CMOS跨阻前置电路设计

设计了一种的低成本、低功耗的10 Gb/s光接收机全差跨阻前置放大电路。该电路由跨阻放大器、限幅放大器和输出缓冲电路组成,其可将微弱的光电流信号转换为摆幅为400 mVpp的差分电压信号。该全差分前置放大电路采用0.18 m CMOS工艺进行设计,当光电二极管电容为250 fF时,该光接收机前置放大电路的跨阻增益为92 dB,-3 dB带宽为7.9 GHz,平均等效输入噪声电流谱密度约为23 pA/(0~8 GHz)。该电路采用电源电压为1.8 V时,跨阻放大器功耗为28 mW,限幅放大器功耗为80 mW,输出缓冲器功耗为40 mW,其芯片面积为800 m1 700 m。     

一种嵌入式低功耗高精度带隙基准的设计

提出了一种自偏置,共源共栅(Cascode)结构的标准CMOS带隙基准电路,未使用运算放大器,占用面积小,功耗低,有利于集成到低功耗电路系统.采用新颖的Power On Reset 电路解决了自偏置电路的启动问题.采用基极电流消除技术和基极电阻补偿技术实现高精度.在UMC 0.25 μm 3.3 V电源电压CMOS工艺条件下进行模拟验证,模拟结果表明:带隙基准输出电压为1.208 3 V,在-20～80 ℃温度范围内,温度系数为8×10-6/℃,电源抑制比(PSRR)为-65.8 dB,功耗小于200 μW,输出噪声225 nV/Hz.     

基于0.18μm SiGe BiCMOS工艺的25Gb/s宽带可变增益放大器

介绍了一种基于0.18 μm SiGe BiCMOS工艺的,可应用于高速通信的25 Gb/s可变增益放大器(VGA).该放大器由核心电路、输出缓冲器和偏置电路组成,核心电路采用改进型Gilbert结构,增大了电路的增益动态范围;同时采用电感峰化技术克服大寄生电容来实现宽带特性.后仿真结果表明,该可变增益放大器的最大增益为20.15 dB,-3 dB带宽(BW)为26.8 GHz,可支持高达25 Gb/s的数据速率,在3.3 V电源电压下的功耗为26.4 mW,芯片大小为1 120 μm×1 167 μm.