一种H.264/AVC反变换反量化IP核设计

提出了一种适用于H.264/AVC解码器功能完整的反变换反量化IP核的设计.设计中采用同一处理单元完成三种不同的反变换,反变换反量化的每个步骤采用独立的门控时钟控制,逻辑复用和门控时钟降低了功耗.实现结果表明本设计满足1080i高清码流的实时解码要求.     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

H.264反变换反量化器的硬件设计

针对高清电视应用,实现了面向H.264主层面CABAC解码模块输出之后的宏块残差的顺序调整、反变换和反量化操作。借助高效组织的SRAM,本设计有效地连接了残差调序和反变换反量化两个部分,硬件资源得以充分利用,较好地解决了残差调序的时间瓶颈。同时,根据帧内帧间预测情况下亮度和色度的反变换反量化的算法,通过适当变换,采用同一块电路实现了所有情况下的操作。     

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baseline Profile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模.     

H.264视频解码芯片中与滤波相关的存储器的设计

本文对H.264解码芯片中的滤波部分所需的数据、数据的存取及芯片中所用到的存储器做了深入的分析,同时涉及到DRAM及SRAM的设计,并支持宏块级帧场自适应。为了实现H.264解码芯片中的数据的快速存取,本文提出了对数据存储的一种优化方法,通过此方法可完全达到滤波过程中对大量数据的处理。试验表明此种方法能节约存储器的资源并满足H.264滤波中对大数据量处理的需求。     

H.264视频解码器芯片中与滤波相关的存储器的设计

本文对H.264解码芯片中的滤波部分所需的数据、数据的存取及芯片中所用到的存储器做了深入的分析,同时涉及到DRAM及SRAM的设计,并支持宏块级帧场自适应.为了实现H.264解码芯片中的数据的快速存取,本文提出了对数据存储的一种优化方法,通过此方法可完全达到滤波过程中对大量数据的处理.试验表明此种方法能节约存 储器的资源并满足H.264滤波中对大数据量处理的需求.     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

宏块并行可复用的H.264帧内解码器的VLSI结构设计

设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性,每个宏块解码平均速度到达了113cycles.     

基于ESL的多格式解码芯片前期设计优化

通过使用ARM ESL工具仿真基于Linux的多媒体系统,提出一种基于多核及计算加速的体系,这种架构可很快地映射到后期芯片设计中.给出了解码系统中IQIT、IP和DB等核心模块的软硬件分配、资源调度、存储分配方案.通过软硬件划分和优化,最终系统能够实时解码多格式多媒体文件.所提出的多媒体加速观点适合于嵌入式系统和PC多核应用,具有一定的普适性.     

H.264视频解码芯片中视频控制器的设计

本文介绍了应用于H.264解码专用芯片的视频控制器模块的设计方法,详细分析了其工作原理和设计思想,以及设计中的一些特殊技术。该模块实现了YUV转RGB信号的色度空间转换,并通过重采样实现了对原始视频图像的整数、分数的格式转换。采用该模块的H.264解码专用芯片可以应用于液晶电视和需要数字图像缩放的各类显示屏中。