一种新型混合模式BIST的低功耗设计

本文提出了一种基于折叠集的test-Der-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计.该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不同的措施来优化测试生成器的设计,从而达到降低被测电路功耗的目的.     

一种低功耗BIST测试产生器方案

低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案，该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑，对LFSR的输出和时钟进行调整，从而得到了准单输入跳变的测试向量集，使得待测电路的平均功耗大大降低，给出了以ISCAS'85/89部分基准电路为对象的实验结果，电路的平均测试功耗降幅在54．4％－98．0％之间，证明了该方案的有效性。     

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG（Tesl Panern Generation）的构造是BIST（Built—In Self-Test）测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术，提出了一种基于低功耗及加权优化的BIST测试生成器设计方案。它根据被测电路CUT（Circuit Under Test）各主输入端口权值构造TPG，在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。     

新型IDDT测试的BIST测试生成器设计

内建自测试(BIST)是一种有效降低测试开销的技术,在瞬态电流测试中得到了应用。本文给出了一种新型的瞬态电流测试BIST测试生成器设计方案,该设计可以产生所需要的测试向量对,同时具有硬件开销小的优点。     

一种用于低功耗BIST 的多重抑制LFSR 结构

本文提出了一种多重抑制的线性反馈移位寄存器（LFSR）结构来降低内建自测试（BIST）的功耗。这种结构通过矢量间的距离而不是矢量本身来抑制对测试没有贡献的测试矢量子序列。用来估算功耗的电路内部WSA（Weighted Switching Activity）平均降低了80.3%。此外，这种结构的另一个优点是：随着抑制次数的增加，面积开销的增加量要比其他的过滤和抑制技术要小的多。     

一种基于扫描结构的混合模式BIST的低功耗设计

针对扫描结构混合模式BIST的特点,文章提出了一种利用双模式LFSR和新型折叠控制器相结合的方法来对基于扫描结构的混合模式BIST电路进行低功耗优化设计,从而达到降低待测电路功耗的目的.     

基于折叠集的混合模式BIST的低功耗设计

文章提出了一种基于折叠集的混合模式BIST低功耗设计方案,该设计方案通过对混合模式BIST的优化设计,得到伪单输入跳变的测试向量集,从而达到降低待测电路功耗的目的.     

一种新的低功耗内建自测法 􀀂 􀀂 􀀂 线性反馈移位寄存器结构的更改

本文提出了一种通过改变线性反馈移位寄存器（LFSR）的结构实现低功耗内建自测试方法。在伪随机测试方式下，随着测试的进行，测试矢量的效率大幅降低。通过改变线性反馈移位寄存器的结构滤掉无效的测试矢量从而实现低功耗测试。实践证明，改变线性反馈称位寄存器的结构的方法是有效的并且对故障覆盖率没有影响。     

SOC测试中BIST的若干思考

文章简述SOC测试中BIST的优势，结合SOC设计与测试的相关标准，探讨BIST的发展。     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

单/双跳变向量插入式低功耗BIST设计方法

提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试BIST(built-in self-test)设计方法,该方法在原始线性反馈移位寄存器LFSR(linear feedback shift register)的基础上加入若干逻辑,使测试向量每周期最多产生两次跳变,因而大大降低了被测电路CUT(circuit under test)的功耗。通过对组合电路集ISCAS’85的实验证明,被测电路的总功耗、平均功耗以及峰值功耗都有大幅度的降低。     

Low Power BIST by Filtering Non-Detecting Vectors

In this paper, two techniques to reduce the energy and the average power consumption of the system are proposed. They are based on the fact that as the test progresses, the detection efficiency of the pseudo-random vectors decreases very quickly. Many of the pseudo-random vectors will not detect faults in spite of consuming a significant amount of energy from the power supply. In order to prevent this energy consumption, a filtering of the non-detecting vectors and a reseeding strategy are proposed.These techniques are evaluated on the set of ISCAS-85 benchmark circuits. Extensive simulations have been made using the SAIL energy simulator showing that, in large circuits, the energy consumption and the average power savings reach 90.0% with a mean value of 74.2% with the filtering technique, and 97.2% with an average value of 90.9% with the reseeding strategy.     

基于双模式LFSR的低功耗BIST结构

传统的BIST结构中,由于LFSR产生大量的测试矢量在测试过程中消耗了大量的功耗。为了减少测试矢量的数目而不影响故障覆盖率,我们提出了一种新的基于双模式LFSR的低功耗BIST结构。首先介绍了功耗模型和延迟模型的基础知识,然后给出了用于生成双模式LFSR的矩阵,并介绍了解矩阵方程式的算法。随后说明了新的BIST结构和用于矢量分组的模拟退火算法。最后,基于Benchmark电路的实验证明这种结构可以在不降低故障覆盖率的同时减少70％的功耗。     

A Low Power Pseudo-Random BIST Technique

Peak power consumption during testing is an important concern. For scan designs, a high level of switching activity is created in the circuit during scan shifts, which increases power consumption considerably. In this paper we propose a pseudo-random BIST scheme for scan designs, which reduces the peak power consumption as well as the average power consumption as measured by the switching activity in the circuit. The method reduces the switching activity in the scan chains and the activity in the circuit under test by limiting the scan shifts to a portion of the scan chain structure using scan chain disable. Experimental results on various benchmark circuits demonstrate that the technique reduces the switching activity caused by scan shifts.     

逻辑内建自测移相器的设计与优化

逻辑内建自测(Logic BIST)测试结构是今后系统芯片(SOC)设计中芯片测试的发展方向。由于LFSR(线性反馈移位寄存器)生成的伪随机序列的高相关性导致故障覆盖率达不到要求，采用移相器可以降低随机序列的空间相关性，提高Logic BIST的故障覆盖率。本文分析了移相器的数学理论并提出了移相器设计与优化算法。该算法可以得到最小时延与面积代价下的高效移相器。     

一种新型低峰值功耗的BIST设计研究

随着手持设备的兴起和芯片对晶片测试的要求越来越高,内建自测试的功耗问题引起了越来越多人的关注。文章对目前内建自测试的可测性设计技术进行了分析,并提出了折叠种子优化降低节点峰值功耗的模型,通过调整种子结构和测试向量的相关性的办法来避免过高的SoC测试峰值功耗。采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低节点的峰值功耗。实验结果表明,该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。