用于加解密流程控制的协处理器

本文设计与实现了一种专用于加解密流程控制的协处理器．协处理器根据特定的应用需求,自定义了一种精简的8位指令集,同时采用与SoC系统一致的32位数据位宽设计．协处理器采用三级流水线设计,数据旁路的设计解决了流水线中的数据冒险．通过与加解密算法IP联合测试仿真,验证了协处理器能够灵活地完成加解密流程控制工作．通过SMl加密实验,证明了协处理器能够提供较主处理器更好的性能,同时释放大量的主处理器资源,显著提高了SoC的性能．最后DC综合结果显示,该协处理器只占用了很小面积．     

基于Mips RISC处理器系统的模拟开发系统

本文探讨了计算机系统的几种模拟策略，设计并实现了一种MipsRISC处理器系统的模拟工具SIM－TOOL，它可以模拟基于R2000／R3000处理器系统的程序运行环境。代替ICE（InCircuitEmulator）进行软件开发．该模拟系统具有良好的可移植性和可扩充性，并提供程序Debug手段。本文给出了实现框图。     

基于ANN的非线性系统GPC算法及仿真研究

将神经网络（ANN）技术应用于常规GPC算法,设计了基于ANN的非线性系统GPC结构方案,并对其控制原理和控制算法进行研究,基于ANN高度非线性映射等特性,运用数字仿真方法,对所设计的控制结构方案进行仿真研究,仿真结果显示,基于ANN的非线性系统GPC结构方案合理可行,并取得了满意的控制效果．     

通用可编程LDPC编码器的设计

基于灵活性和通用性的考虑,设计一种基于多指令、多数据流的可编程处理器结构,实现准循环低密度奇偶校验码(LDPC)的编码算法。与传统的LDPC编码器相比,处理器采用数据位拼接方式实现矩阵与向量相乘,可以获得较高的计算速度、易于芯片布局。目前已经用硬件描述语言在Xilinx ISE平台可编程门阵列芯片XC2VP20上仿真实现了该处理器的架构,最大时钟频率为75 MHz。实验结果表明,该结构适用于多标准的LDPC编码器。     

基于神经网络的移动机器人路径规划

针对移动机器人未知环境下的安全路径规划,本文采用了一种局部连接Hopfield神经网络（ANN）规划器。对任意形状环境,ANN中兼顾处理了“过近”和“过远”来形成安全 路径,而无需学习过程。为在单处理器上进行有效的在线路径规划,提出用基于距离变换的串行模拟,加速数值势场的传播。仿真表明,该方法具有较高的实时性和环境适应性。     

基于Android智能家居系统的设计与实现

针对家庭内部的应用环境,对智能家居系统进行分析和研究,提出了一种人性化、低成本的智能家居系统.设计了一套基于Android平台的智能家居系统,设计并实现了基于Android平台的智能家居软件,并利用STM32处理器建立智慧网关,用户使用该手机APP,通过连接家中WIFI对室内环境进行控制.     

具有防御功耗攻击性能的双域椭圆曲线密码处理器设计

提出了一种新型椭圆曲线密码处理器设计方案．采用OJW（最优联合权重）点乘调度算法加速点乘运算，该方法对椭圆曲线数字签名算法的验证运算尤为有效．通过引入双域求逆与Montgomery模乘相统一的算法和数据通路，处理器能进行任意GF（p）和GF（2^n）域上的有限域运算．同时针对简单功耗攻击和差分功耗攻击，本文提出了有效的抗攻击措施．基于SMIC 0．18CMOS工艺的实现结果表明，该设计在面积、速度、芯片抗攻击性能方面较同类设计有明显优势．     

基于CORDIC算法的FFT处理器设计

采用CORDIC算法和无乘法器的蝶形运算操作,建立Matlab函数模型.合理选择迭代级数和运算数据位宽,设计一种新的高信噪比快速傅里叶变换(FFT)处理器.在最优化设计中,信噪比可以达到88 dB,在加入溢出保护设计后,硬件实现的信噪比可以达到80 dB,功耗减少20.63％.仿真结果表明,该处理器具有芯片面积较小、精...     

专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.     

适用于嵌入式系统的AES加密IP核设计

介绍了AES加密标准的Rijndael实现方法,设计了一种适合应用于嵌入式系统32位数据界面时序紧凑的AES加密IP核.该IP核能以较低的资源消耗实现在低端FPGA上速度为256 Mb/s的AES加密,且可将数据位宽扩展为64位或128位等,满足多种数据位宽应用的要求.该设计是一种低成本高性能的AES加密实现方法.