C程序的Verilog HDL实现

随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了有限状态机理论,分析了在利用有限状态机进行设计时应该遵循的准则,并给出了一个具体的转化实例和最终的仿真结果。从仿真结果可以看出此方法是可行的。     

一种基于硬件描述语言(Verilog HDL)设计的频率切换器

本通过设计频率切换器介绍了一种比较新型的集成电路设计方法。     

模式匹配算法在FPGA芯片上的设计与实现

随着网络技术的发展,在硬件上增加模式匹配的功能模块,来提高网络数据处理速度的需求越来越普遍。对目前现有的模式匹配算法进行了研究,并结合数字逻辑电路的特点,在现场可编程门阵列（FPGA）芯片上实现了字符串的模式匹配功能。最后,借助电子设计自动化（EDA）工具对设计进行了验证和性能分析,结果表明符合设计需求。     

基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM.介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊.最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果.     

设计可综合状态机几种状态编码方式的比较

本文介绍了采用Verilog硬件描述语言设计有限状态机时几种常用的状态编码方式，并结合有限状态机的设计例子来比较各编码方式。     

基于模型检查的VHDL到FSM的转换

随着计算机软硬件系统规模的日益复杂,如何保证系统的正确和可靠,逐渐成为当前理论界和产业界共同关心的重要问题.为此提出的诸多理论和方法中,模型检查以其简洁明了和自动化程度高而引人注目.提出了一个针时时序电路VHDL设计的模型检查的解决方案.讨论了该方案的系统结构,将VHDL设计转化为有限状态机模型的算法,以及针对同步时序电路设计的模型化简,可有效减少FSM的状态空间,继而可以采用符号模型检查算法对需要检查的性质进行验证.     

用Verilog实现BCD码到余3码的转换

BCD码和余3码是串行通讯中比较常见的两种编码方式,二者的转换在不同的通讯场合中也经常用到,文章主要介绍二者之间的关系并用Verilog语言实现了二者之间的转换。     

基于VHDL的两种交通信号控制器的设计与比较

文中提出了基于VHDL语言的两种交通信号控制器的设计与比较,分别采用有限状态机和计数器两种设计方法,给出了控制器的部分VHDL代码,利用Quartus Ⅱ进行全程编译和仿真,并在FPGA器件EP1K30TC144-3上进行硬件下载验证,最后对两种设计进行比较。结果表明,两种设计方法切实可行。     

基于Impulse C的AES加密算法的仿真与实现

加解密算法在信息安全领域受到了越来越广泛的关注.文中介绍了一种利用Impulse C语言对AES加密算法进行编程的方法,并在软硬件协同设计平台上对应用程序进行了桌面仿真.通过对Application Monitor的调用,对进程间数据进行监控,有效提高了仿真调试的效率.最后,将应用程序转换成为Verilog代码,手工编写了测试代码,并在Modelsim中进行了RTL级仿真,得到了正确的仿真结果.文中建立了算法描述语言到硬件描述语言的翻译,对于缩短设计周期具有一定意义.     

基于FPGA的搬运机器人控制系统

以FPGA作为搬运机器人控制系统的检测和控制核心,详细介绍了机器人行走控制器和机器手控制器的结构和设计方法。该控制系统采用有限状态机描述和硬件描述语言设计机器人控制器,具有自动纠偏、寻线准确、高集成度和高可靠性等特点。实际运用表明该控制系统完全满足要求。     

自控网系统的仿真分析与硬件实现的研究

自控网系统是Petri网的一个子类,与P/T系统相比,有更强的描述能力和更复杂的性质。由于它的非线性关系,无法直接套用其它网系统的分析技术,影响了对它的研究。文章提出了用硬件描述语言对自控网系统进行描述,通过EDA工具进行仿真分析,揭示系统的性质。文章针对计算Fibonacci数列的自控网系统模型,详细介绍了这一方法,给出了ABEL语言源代码和仿真波形,源代码经编译、优化、适配并下载到在系统可编程逻辑器件中,得到了计算Fibonacci数列的专用芯片,这为自控网系统的分析和应用研究开辟了新的途径。     

P/T系统的VHDL描述及实现

利用超高速集成电路硬件描述语言(VHDL)描述P/T系统,在EDA软件平台MAX+plusII上,对Petri网模型的VHDL描述进行编译、仿真、适配,将结果下载到可编程逻辑器件中,通过实验开发系统GW48-CK进行硬件测试。给出一个P/T系统实例——服务系统的描述及实现。仿真波形及硬件测试结果证明了该方法的正确性。     

CPLD通用写入器设计与开发

可编程逻辑器件（Programmable Logic Device,简称PLD）是20世纪70年代发展起来的一种新型逻辑器件,它是现代数字电子系统向超高集成度、超低功耗、超小型封装和专用化方向发展的重要基础.它的应用和发展不仅简化了电路设计,降低了成本,提高了系统的可靠性和保密性,而且给数字系统的设计方法带来了革命性的变化.CPLD（Complex Programmable Logic Device）,即复杂可编程逻辑器件,它是20世纪90年代初期出现的EPLD改进器件.同EPLD相比,CPLD增加了内部连线,对逻辑宏单元和I/O单元也有重大的改进.Xilinx是世界上最大的可编程逻辑器件供应商之一,FPGA的发明者.产品种类较全,主要有：XC9500/4000.Coolrunner（XPIA3）,Spartan,Vertex.在本文中,我们将通过对CPLD的发展、结构、应用和设计等方面的认知,了解CPLD的基本原理,并设计出CPLD脱机编程写入器的电路图.     

实践驱动的EDA课程教学模式改革与探索

《EDA技术与应用》是电子信息类一门非常重要的课程。针对目前课程教学过程中实践性弱的弊端进行教学模式改革,提出实行多层次的实践教学活动,以实践内容为主线带动课堂理论教学的教学模式,制定合理科学的评价方式,以上机实验考试代替纯理论考试形式。     

缓冲区结构效率分析

I/O设备与CPU的速度不匹配,制约了计算机系统性能的进一步提高。为此,根据计算机体系结构,对缓冲区结构的效率进行分析,使用EDA计算机辅助设计软件QuartusII设计异步双时钟FIFO缓冲区,并对其进行仿真验证及数据记录,通过对数据的分析,证明系统整体效率与FIFO效率密切相关,只有实现FIFO效率的最大化,才能使系统整体效率最大化,同时FIFO效率最大化也只能在完成系统效率最大化的过程中得以实现。     

基于Matlab的并行循环冗余校验Verilog代码自动生成方法

在水声信号探测数据的传输过程中,现场可编程门阵列（FPGA）通过传统串行方法对长数据帧进行循环冗余校验（CRC）时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在Quartus Ⅱ 9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性：校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。     

一种应用FPGA完成图形及汉字显示的方法

近年来,随着嵌入式系统的迅猛发展,嵌入式技术的研究已经成为当今的一个热点话题,尤其在航天领域中,更是大量应用到嵌入式技术。伴随着载人航天事业的发展,提供一整套图形化的人机显示界面给仪表设备,可以更加方便宇航员的操作与监测。所介绍的是一种基于FPGA技术实现的显示支持系统的研究,二次开发者可以在此基础上进行用户界面的开发,从而可以大大提高开发的效率。     

基于HDL仿真的同步时序电路演化方法

时序电路存在反馈环,不便于电路描述和软件仿真,很难进行演化。为此,以D触发器和逻辑门为基本单元,构建描述时序电路的全向连接电路网络模型。建立电路编码、电路拓扑与硬件描述语言(HDL)代码文件之间的映射关系,设计由电路编码获取相应HDL代码的方法,利用批处理技术实现电路评估过程的自动运行。四倍分频器电路演化实验结果验证了该方法的可行性与有效性。     

一种VLSI剖分系统的研究与实现

基于多水平方法,设计并实现了一种VLSI剖分系统（Multilevel-based VLSI Partitioner,MVP）。介绍了MVP系统的结构框图、处理流程及模块功能。MVP系统的多水平剖分程序引入图核到粗化阶段,谱图论到初始剖分阶段,群智能到投影优化阶段,得到了无向赋权图更优的剖分。MVP系统特点体现在VLSI线网到无向赋权图的转换,避免了剖分算法直接在VLSI线网上进行剖分,提高了VLSI剖分的效率。实验及分析表明MVP系统的多水平剖分程序能找到更优的图剖分,以及MVP系统找到比现有技术更优的VLSI剖分,提高了VLSI剖分的性能。     

基于FPGA的实时数据采集系统设计

基于Windows操作系统的计算机,难以满足长时间、大数据量的实时稳定测量与控制要求。针对该问题,在反射差分光谱仪的电子控制部分,提出基于现场可编程门阵列（FPGA）的实时控制与数据采集系统设计方案。采用硬件描述语言和NiosII软核处理器系统相结合的设计方式,实现FPGA与计算机、探测器的高速USB通信,与角度编码器的同步串行通信,以及探测器和角度编码器之间的精确同步控制等功能,完成角度数据和光谱数据的实时采集。实验结果表明,该系统的同步控制和数据采集性能较好,仪器的实时性能提升显著。