CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

H.264中CAVLC的分析与实现

本文主要分析了H.264中的熵编码的基本原理及其CAVLC的原理,并对CAVLC的实现进行了深入的分析。最后提到了CABAC的主要特点,并对CAVLC与CABAC两种编码技术进行了详细的比较。     

一种高效CAVLC编码结构的VLSI设计实现

CAVLC是H.264/AVC标准新引入的一项重要特性。通过对已有游程编码结构的分析和改进,提出了一种可满足H.264/AVC实时编码应用的高效CAVLC编码结构。该结构采用优化的数据处理顺序,提高了系统的吞吐率。同时利用算术结构设计代替查找表所需的ROM,降低了设计的硬件成本。在133 MHz频率约束下采用0.18 um工艺的综合结果表明,所需的逻辑门数为13 114,以较少的逻辑资源实现了HD1080@30fps的实时处理.     

H.264标准中CAVLC解码的子表-哈夫曼算法

在分析H.264中CAVLC标准解码算法的基础上提出一种改进算法.此种算法利用子表、哈夫曼树及哈夫曼编码理论,解决了CAVLC标准解码算法查找效率不高的问题.实验表明采用几个简单的码表并对每个码表采用哈夫曼编码可以提升约3倍的效率.     

H.264/AVC中CAVLC编码器的硬件设计与实现

设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构。重点对非零系数级(level)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求。     

视频通信技术的新突破

宝利通宣布首次在实时视频通信系统中支持H.264 High Profile标准,是一种领先的视频压缩技术宣布正式进入视频通信商用市场。虽然H.264标准已经是一个非常成熟且广泛采用的视频压缩标准,但目前在视频通信系统中普遍采用的还只是它的基本画质标准,称为H.264 Baseline Profile。而high profile标准则是在H.264体系中最高效的视频编码技术。例如,它采用了一种叫做文本自适应二进制算法编码CABAC技术,其编码效率大大高于采用UVLC(通用可变长编码)/CAVLC(文本自适应变长编码)的Baseline Profile标准。     

H.264/AVC中CAVLC解码器IP核的设计

CAVLC（Context-Adaptive Variable Length Coding,基于上下文的变长变码）是H.264/AVC的熵解码模块,其性能优劣直接影响H.264/AVC 解码器的性能。在现有的CAVLC解码器基础上,提出了一种基于FPGA的CAVLC解码器的体系结构,采用分散控制的策略,简化了设计,对CAVLC的部分解码模块作了改进,并设计了并行化寄存器组,适于后续快速反量化反变换模块的设计。通过在Altera公司的QuartusII5.0进行综合并在ModelSim6.1下进行时序仿真可知,该设计至少能够满足H.264标准BaseLine档次、级数（Level）3.0的要求。     

基于CUDA的H.264视频编码实现

H.264视频编码压缩比率高,但计算复杂度高,编码效率低。该文通过分析H.264编码器中各模块的编码性能,提出了基于CUDA编程模型的H.264视频编码并行框架实现方法,对H.264视频编码的各个关键模块进行CUDA实现,有效的提高了编码的速度。     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

基于H.264 的混沌视频加密系统

为了解决视频信息的安全问题,提出了一种基于视频编码标准H．264／AVC的混沌视频加密算法。利用流密码加密简单、运算速度快等优点,采用Logistic离散混沌序列对H．264／AVC标准的CAVLC（基于上下文的自适应变长编码）熵编码阶段的码流进行加密,并从算法的安全性、加密效率等方面进行分析。试验结果表明：该加密算法在保证视频内容信息安全性的前提下,不改变码流的结构,具有良好的实时性和快速性。     

A Highly Efficient VLSI Architecture for H.264/AVC CAVLC Decoder

In this paper, an efficient algorithm is proposed to improve the decoding efficiency of the context-based adaptive variable length coding (CAVLC) procedure. Due to the data dependency among symbols in the decoding flow, the CAVLC decoder requires large computation time, which dominates the overall decoder system performance. To expedite its decoding speed, the critical path in the CAVLC decoder is first analyzed and then reduced by forwarding the adaptive detection for succeeding symbols. With a shortened critical path, the CAVLC architecture is further divided into two segments, which can be easily implemented by a pipeline structure. Consequently, the overall performance is effectively improved. In the hardware implementation, a low power combined LUT and single output buffer have been adopted to reduce the area as well as power consumption without affecting the decoding performance. Experimental results show that the proposed architecture surpassing other recent designs can approximately reduce power consumption by 40% and achieve three times decoding speed in comparison to the original decoding procedure suggested in the H.264 standard. The maximum frequency can be larger than 210 MHz, which can easily support the real-time requirement for resolutions higher than the HD1080 format.     

High-throughput CAVLC architecture for real-time H.264 coding using reconfigurable devices

One of the encoding methods offered by H.264 AVC is context-based adaptive variable length coding (CAVLC). This paper presents a high-throughput hardware implementation of the CAVLC encoder. A dual-coefficient scanning phase is investigated and modified to improve the speed of the encoding phase. This improved scanning solution determines all the required data for the encoding phase to be completed in a minimized and constant number of clock cycles. In addition, an algorithmic approach for encoding levels is exploited to reduce hardware resource requirements. The modified scanning phase approach offers significant throughput capabilities for CAVLC: at 200 MHz, the architecture is capable of encoding 1,080 p video files at 95 fps.     

基于H.264的多视点立体视频解码器优化算法研究*

与平面(单视点)视频相比,多视点立体视频的数据量成倍地增加,对解码速度以及播放的流畅性影响很大,成为限制其广泛应用的重要因素之一。为了提高多视点立体视频的解码速度,基于H.264/MVC标准,根据码字前缀的特点,将原有码表划分为若干区域,精确了查表范围,优化了熵解码中CAVLC的查表过程,并将优化后的解码器移植到播放器中。实验结果表明,提出的优化算法使查表部分的速度提高70%左右,整体解码时间提高了5.9%。最终达到了一定的解码优化效果,并实现了播放器对264格式8视点立体视频文件的解码及播放功能。     

CAVLC编码器的高速度、低复杂度结构设计

变长编码是视频编码中的关键技术之一,计算量大。提出一种应用于H.264/AVC的高速有效的CAVLC编码器结构。采用基于预处理的查找方法,改进了查找表结构;利用算术计算替代查找表,且通过展开和共享技术对算术表达式进行优化;其他方面也做了面积上的优化。实验结果表明,在133MHz的频率约束下,采用SMIC 018μm CMOS工艺进行逻辑综合,所需的逻辑门数为8723,能满足高清视频1920×1088-30帧/s实时编码吞吐量的要求,具有实际应用价值。