CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

CAVLC编码器的高速度、低复杂度结构设计

变长编码是视频编码中的关键技术之一,计算量大。提出一种应用于H.264/AVC的高速有效的CAVLC编码器结构。采用基于预处理的查找方法,改进了查找表结构;利用算术计算替代查找表,且通过展开和共享技术对算术表达式进行优化;其他方面也做了面积上的优化。实验结果表明,在133MHz的频率约束下,采用SMIC 018μm CMOS工艺进行逻辑综合,所需的逻辑门数为8723,能满足高清视频1920×1088-30帧/s实时编码吞吐量的要求,具有实际应用价值。     

H.264/AVC中CAVLC解码器IP核的设计

CAVLC（Context-Adaptive Variable Length Coding,基于上下文的变长变码）是H.264/AVC的熵解码模块,其性能优劣直接影响H.264/AVC 解码器的性能。在现有的CAVLC解码器基础上,提出了一种基于FPGA的CAVLC解码器的体系结构,采用分散控制的策略,简化了设计,对CAVLC的部分解码模块作了改进,并设计了并行化寄存器组,适于后续快速反量化反变换模块的设计。通过在Altera公司的QuartusII5.0进行综合并在ModelSim6.1下进行时序仿真可知,该设计至少能够满足H.264标准BaseLine档次、级数（Level）3.0的要求。     

一种利用宏块直方图的快速帧间预测方法*

针对H.264/AVC编码复杂度高难以实时应用的缺陷,在深入研究H.264/AVC中重要且耗时的帧间预测编码技术的基础上,提出了一种融合宏块直方图分布信息的分层逐级预判的快速帧间预测算法。仿真实验结果表明,提出算法与H.264/AVC标准算法相比,在保持重建视频图像质量和输出码流结构的前提下,平均节省编码时间约70%,改善了编码复杂度与编码实时性,保持了H.264/AVC低码率的编码优势。该算法有效地提高了H.264/AVC的编码效率。     

基于H.264 的混沌视频加密系统

为了解决视频信息的安全问题,提出了一种基于视频编码标准H．264／AVC的混沌视频加密算法。利用流密码加密简单、运算速度快等优点,采用Logistic离散混沌序列对H．264／AVC标准的CAVLC（基于上下文的自适应变长编码）熵编码阶段的码流进行加密,并从算法的安全性、加密效率等方面进行分析。试验结果表明：该加密算法在保证视频内容信息安全性的前提下,不改变码流的结构,具有良好的实时性和快速性。     

一种H.264/AVC视频编码并行算法

针对H.264/AVC视频编码串行算法编解码耗时长的问题,提出一种新的基于动态调度的H.264/AVC视频编码并行算法.以画面组为并行编码单元,各个并行计算单元之间采用全局通信模式,即Master-Worker模式进行互相通信,可降低并行编码的通信成本.实验结果验证了该算法在H.264/AVC视频编码应用中的优越性,能够保证视频的质量,且具有较高的编码加速比.     

H.264/AVC中的熵编码技术分析与研究

H.264/AVC是由国际电信联盟(ITU)和国际标准化组织(ISO)共同制定的新一代视频编码标准。该标准的残差数据熵编码方案采用了基于上下文的自适应可变长编码CAVLC与基于上下文的自适应二进制算术编码CABAC。阐述了两种熵编码的基本原理,并对其性能进行了相应的实验测试。结果表明:在相同的图像质量下,CABAC熵编码计算复杂度较高,但较CAVLC熵编码有较大幅度的编码增益,可节约6%-12%的码率。     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

实时高清H.264编码中CAVLC的流式实现

CAVLC是H.264中熵编码的一种重要实现方式,具有可挖掘的数据级并行特征,但同时具有较强的串行特点。本文分析了CAVLC的程序特征,提出了CAVLC的流式实现方法,并在流处理器STORM-1上进行了实现。实验结果表明本方法能够满足实时高清H.264编码的性能需求。     

H.264/AVC中基于全零块的预测模式选择

多种预测模式的采用是H.264/AVC的特点,但带来了大量的计算。针对该问题,将全零块检测技术推广应用于H.264/AVC视频编码中对多种预测模式的快速选择,提出一种模式选择的快速算法。使用该算法,通过一些简单的比较等操作,就能跳过对某些预测模式的选择,减少了H.264/AVC视频编码器的运算复杂度。     

基于H.264的熵编码结构

Exp-Golomb和CAVLC是H.264引入的新的熵编码形式,通过引入上下文的方式,减少编码码流,提高鲁棒性。该文提出一种熵编码的硬件结构,采用全0子块探测,双RAM结构,流水线技术,以及通过计算代替查找表的方法,加快编码过程,同时减少硬件的复杂度。FPGA综合结果显示,关键路径为11.449 ns,系统时钟最高支持到87.346 MHz。     

High-throughput CAVLC architecture for real-time H.264 coding using reconfigurable devices

One of the encoding methods offered by H.264 AVC is context-based adaptive variable length coding (CAVLC). This paper presents a high-throughput hardware implementation of the CAVLC encoder. A dual-coefficient scanning phase is investigated and modified to improve the speed of the encoding phase. This improved scanning solution determines all the required data for the encoding phase to be completed in a minimized and constant number of clock cycles. In addition, an algorithmic approach for encoding levels is exploited to reduce hardware resource requirements. The modified scanning phase approach offers significant throughput capabilities for CAVLC: at 200 MHz, the architecture is capable of encoding 1,080 p video files at 95 fps.     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

Scalable Unified Transform Architecture for Advanced Video Coding Embedded Systems

A novel high throughput and scalable unified architecture for the computation of the transform operations in video codecs for advanced standards is presented in this paper. This structure can be used as a hardware accelerator in modern embedded systems to efficiently compute all the two-dimensional 4 × 4 and 2 × 2 transforms of the H.264/AVC standard. Moreover, its highly flexible design and hardware efficiency allows it to be easily scaled in terms of performance and hardware cost to meet the specific requirements of any given video coding application. Experimental results obtained using a Xilinx Virtex-5 FPGA demonstrated the superior performance and hardware efficiency levels provided by the proposed structure, which presents a throughput per unit of area relatively higher than other similar recently published designs targeting the H.264/AVC standard. Such results also showed that, when integrated in a multi-core embedded system, this architecture provides speedup factors of about 120× concerning pure software implementations of the transform algorithms, therefore allowing the computation, in real-time, of all the above mentioned transforms for Ultra High Definition Video (UHDV) sequences (4,320 × 7,680 @ 30 fps).