基于修正BOOTH编码的32×32位乘法器

本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化.给出了基于4 ∶ 2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘法器的运行速度.并用PSPICE 仿真工具对其进行了功能验证和仿真.通过仿真分析比较,该32×32位乘法器的速度比传统的32位基于Wallace/Dadda的乘法器的速度快18.9%.     

高性能浮点乘法的设计

本文介绍了一种符合IEEE754浮点标准的全流水结构的32位浮点乘法器,在该浮点乘法器中,提出一种Booth编码的华莱士树压缩结构,减小了关键路径延时,明显地提高了浮点乘法器的性能,且结构更规则,易于VLSI实现。整个设计采用Verilog HDL语言结构级描述实现。     

高精度线性功率电压源的研制

为满足电能质量分析、仪器校验和产品测试的需要,设计并实现了一种精密的线性功率电压信号源.以MSP430单片机为控制核心,通过直接频率合成技术(DDS)产生需要的正弦波,功率放大部分采用改进型AB类互补对称功放电路,使信号源具有很高的线性度和较大的输出容量.采用16位高精度A/D、D/A转换器并配合模拟乘法器实现闭环反馈...     

参数化的嵌入式乘法器测试技术研究

设计并实现了一种利用内建自测试（built-in self-test ,BIST ）技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用V HDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST 测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。     

8位RISC结构单片机乘法器

文中介绍8位RISC结构单片机中乘法器的设计方法,分析移位相加、加法器树、BOOTH编码—移位相加等多种乘法器的工作原理,并用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明,根据该8位RISC结构单片机特点设计的BOOTH编码—移位相加乘法器较之其它类型乘法器速度提高很多,而面积仅比最小的移位相加乘法器增加不到18％,从速度和面积两方面综合考虑,是较好的设计方案。     

高速数字PID控制器的ASIC设计

在传统数字ＰＩＤ控制器中，计算占据了大量的时间。因此，在很多场合需要一种运算速度很高而同时又具有高性能价格比的硬件实现形式。本文首先给出了一种实现有符号数相乘的并行定点乘法器设计方案，在此基础上提出了高速数字ＰＩＤ控制器的ＡＳＩＣ设计方案，随后介绍了控制器的版图设计以及逻辑模拟，结果证明设计是成功的。     

一种新型的双重多斜模数转换乘法器

本文提出了一种新型的双重多斜模数转换乘法器。该乘法器能够克服时分割乘法器的零点漂移问题和满度测量的漂移问题。用在直流功率测量时,对串模干扰有较强的抑制能力。另外,该乘法器还克服了双重双斜乘法器在零区容易锁死的问题。不必分别调整四个象限系数,使调整步骤大大简化。由于该乘法器使用一个基准源,所以电路简单,成本低,调整方便。双重多斜乘法器采用了积分原理,对非线性具有补偿作用,理论上与双重双斜乘法器线性度在同一数量级。与采样技术和数值处理技术相结合,该乘法器还可以用于交流功率的测量。     

磁反馈控制DC/DC变换器的设计

设计了一种采用电压控制模式磁反馈的DC/DC变换器。该控制方式采用变压器实现控制电路的一次侧、二次侧隔离,通过幅度调制及解调过程使次级误差信号传递到一次侧,实现误差信号的反馈,相比于光耦隔离具有更强的稳定性及更好的抗辐射能力。设计了电路并对其进行仿真分析,将其与有源钳位正激变换器结合,设计了一台低压大电流输出DC/DC电源,仿真及实验结果表明电源具有较好的静动态特性及较高的效率,验证了方案的可行性。     

位流运算研究及应用

提出了运用数字电路技术直接处理一位S-D编码位流信号的新方法。首先，提出了处理位流编码的2个基本模块：位流加法器和乘法器；然后，利用基本模块可以方便组成积分器、滤波器等电路。研究了位流加法器和乘法器的基本原理，提出了可实现电路。采用位流信号直接处理器，可以避免在位流信号和多位信号之间的转换；其次，可以有效地节约信号的物理布线；最后，位流处理器具有比Nyquist采样率处理器更少的硬件电路资源。直流电机PI控制仿真实验表明：该电路可行、具有很高的效率。     

零相位跟踪控制的交流位置伺服系统研究

本文针对位置伺服系统中存在的跟踪误差,研究了零相位跟踪控制的交流位置伺服系统,提出了一种简便易行的设计零相位跟踪控制器的方法—扩展频带零相位跟踪控制。仿真和实验结果表明,采用零相位跟踪控制器来减小位置伺服系统的跟踪误差是十分有效的。     

基于网络树状图和改进D-S证据理论的配电网故障定位方法

针对配电网故障信息出现异常尤其是不可识别异常而导致误判的问题,提出了一种基于网络树状图和改进D-S证据理论的配电网故障定位新方法。该方法的突出优点在于使用多源信息进行故障定位,可避免因单源信息发生异常导致的误判。首先提出了一种新的基于网络树状图的搜索算法,该算法利用配电网故障时产生的故障指示器信息、配变报警信息和电话投诉信息建立相应的网络树状图,并通过搜索网络树状图进行故障初步定位。然后利用改进D-S证据理论将每种故障信息的定位结果进行信息融合,得到最终的定位结果。实例结果表明所提方法有效、可行,可以解决故障信息出现不可识别异常时的定位问题。     

Low power Wallace multiplier design based on wide counters

Multiplication is one of the most basic arithmetic operations. It is used in digital applications, central processing units, and digital signal processors. In most systems, the multiplier lies within the critical path and hence, due to probability and reliability issues, the power consumption of the multiplier has become very important. Moreover, as chips shrink and their power densities increase, power is becoming a major concern for chip designers. The ever increasing demand for portable applications with their limited battery lifetime indicates that power considerations should be a center stone in today's designs and the future's designs. Thus, all this has motivated us to provide a novel circuit design technique for a low power multiplier without compromising the multiplier's speed. This paper presents a new power aware multiplier design based on Wallace tree structure. A new algorithm is proposed using high‐order counters to meet the power constraints imposed by mobility and shrinking technology. Commonly used multipliers of widths 8, 16, and 32 bits are designed based on the proposed algorithm. The new approach has succeeded in reducing the total number of gates used in the multiplier tree. Simulations on Altera's Quartus‐II FPGA simulator showed that the design achieves an average of 18.6% power reduction compared to the original Wallace tree. The design performs even better as the multiplier's size increases, achieving a 5% gate count reduction, a 26.5% power reduction, and a 23.9% better power‐delay product in 32‐bit multipliers. Copyright © 2011 John Wiley & Sons, Ltd.     

Design of high‐speed low‐power parallel‐prefix adder trees in nanometer technologies

This paper presents a novel approach to design high‐speed low‐power parallel‐prefix adder trees. Sub‐circuits typically used in the design of parallel‐prefix trees are deeply analyzed and separately optimized. The modules used for computing the group propagate and generate signals have been designed to improve their energy‐delay behavior in an original way. When the ST 45 nm 1 V CMOS technology is used, in comparison with conventional implementations, the proposed approach exhibits computational delay with mean value and standard deviation up to 40% and 48% lower and achieves energy consumption with mean value and standard deviation up to 57% and 40% lower. A 32‐bit Brent‐Kung tree made as proposed here reaches a computational delay lower than 165 ps and dissipates 147.4fJ on average. Copyright © 2013 John Wiley & Sons, Ltd.     

应用于角度随动系统的同步相敏解调电路

介绍了一种采用数控模拟开关和大功率运放的角度位置信号同步相敏解调电路。此电路应用于永磁低速同步电动机角度随动系统，相对于传统的角度随动和指示系统，可使整个系统结构简单，控制精度提高。试验结果证明该方案具有很好的工程适用性。     

基于ARM的继电保护装置通信管理系统研制

选用ARM处理器,开发了一个集嵌入式控制、数据交互和网络通信于一体,并提供友好人机操作的硬件平台,对于提高智能嵌入式系统可靠性、组网灵活性很有意义.完成了基于LPC2378的嵌入式系统的研制.实际应用证明,设计具有极好的扩展性、高可靠性、便于维护等优点.     

面向对象的多谱变换隐式重启动Arnoldi算法

在多谱变换隐式重启动Arnoldi（IRA）算法结构设计中,采用泛函表述 实现了谱变换和IRA算法解耦,产生了相对独立的IRA对象和多种谱变换对象。然后应用设计 模 式概念,根据多谱变换下IRA算法凝固点-热点结构和设计模式 模板-挂钩结构的对应关系,提出基于设计模式结构的多谱变换 IRA算法组合结构。该算法结构的实际应用充分证明了其在软件系统可伸展性、可重用性和 计算效率方面的优势。     

基于LPC2119的火灾报警控制器设计

分析了基于8bit单片机的火灾报警控制器的缺点,提出采用高性价比的ARM7处理器芯片LPC2119作为火灾报警控制器的方案。详细介绍了基于LPC2119处理器火灾报警控制器的硬件设计和软件实现,以及控制器间如何通过CAN总线实现联网。实践证明,该设计具有较强的数据处理能力和抗干扰能力。     

基于DSPIC数字控制器的LLC谐振变换器设计

阐述了一种基于16位高性能DSPIC数字控制器的LLC谐振变换器的设计原理。介绍了LLC变换器结构组成及特点,分析其3种稳态运行模式下的工作原理,在此基础上还介绍了Microchip公司的数字控制器DSPIC SMPS DSC的功能及特性,最后给出了采用此控制器实现输出功率200W,输入电压范围DC350～450V,输出12V的数字电源控制的硬件及软件设计方法。     

Electrical design of large‐scale tubular PM linear generators for wave energy conversion

We propose a novel conceptual structure of a large‐scale wave energy converter (WEC) and develop an electrical design method for tubular permanent magnet linear generators (PM‐LGs) adopted in the WEC. We describe the electrical design method of the PM‐LGs in detail, with design results of 1 MW PM‐LGs presented. Magnetic flux distribution obtained by the simulation is further analyzed, which shows good agreement with the design results. The electrical design method of large‐scale PM‐LGs described in this paper provides a reference to design large‐scale electric machines.     

基于并联压电变压器的单开关高压变换器

压电变压器(Piezoelectric Transformer,简称PT)的并联连接是提高传输功率的一种有效方法。针对高压电容充电电源这一应用领域,设计了基于压电变压器并联的单开关高压变换器。该变换器采用量子控制模式来稳定输出电压,整个拓扑结构简单,工作可靠。实验结果证明,压电变压器的并联操作可有效提高变换器的输出功率。