55nm工艺下SoC漏电功耗优化方法研究

随着工艺节点快速演进到深亚微米,芯片设计的复杂度大幅增加,高性能低功耗的构架逐渐成为主流设计要求.尤其是工艺发展到65nm及以下时,漏电功耗开始极速增大,在高性能要求不变的同时,要兼顾低功耗需求,这对芯片设计人员是个巨大的挑战.以55nm工艺的SoC设计为例,通过多阈值电压优化漏电功耗的方法,在芯片物理设计阶段,对设计的漏电功耗进行优化,使得设计性能和功耗满足需求.     

一种应用于纳米工艺存储编译器的高效且精确例化功耗表征方法

随着芯片规模的不断增大,功耗成为影响纳米工艺芯片设计性能的主要因素。而在一个典型的千万门级规模SoC设计中,存储器的面积往往占到整个芯片面积的一半以上!因此,除了在实际的芯片设计中实现低功耗设计方法,一种高效准确的对静态和动态功耗的表征方法对于进行设计的功耗预估是非常重要的,尤其是对于便携式应用的芯片项目。在这篇论文中,我们在回顾传统功耗表征方法和其应用限制的同时,将阐述一种不仅可以解决当前功耗表征瓶颈而且具有高准确度的方法。为了达到高精度的设计要求,我们将纳入在纳米工艺下布图相关效应对器件和连线的寄生参数的影响。在文章中我们解释了这种方法的实现流程,并将一些实验结果分享提供读者参考。     

MPEG2解码系统集成芯片音频处理存储优化策略

在多媒体系统的系统集成芯片(SoC)中,从系统集成芯片工作实时性要求,应用程序和数据尽可能存放在片上存储或Cache,执行方便,处理速度快,就要使用大量的存储部件,使得存储部件的面积和功耗占到整个芯片的很大部分.为了减少片上存储部件,则部分程序和数据移到片外存储,在执行时轮流调进到芯片内,势必增加I/O的开销.因此如何使设计优化是软硬件协同设计中的一个问题.本文以MPEG2集成解码芯片中音频存储优化为例给出了系统集成芯片存储优化的一些方法.包括通过LGDFG(Large Grain Data Flow Graph)模型分析改变程序结构,共享数据空间,改变数据类型以及添加片上SRAM并减少片上Cache容量从而减少系统存储消耗等.这些方法显著地减少系统的存储消耗,降低系统芯片的面积和功耗.     

基于CPF格式的多电压芯片设计

集成电路进入SoC时代以来,功耗已经成为与面积和性能同等重要的设计目标,在无线、移动和嵌入式应用中,功耗指标已经成为最重要的因素之一.本文概述了多电压设计的概念,设计中的注意事项,以Cadence公司CPF格式定义电压转换器,采用1 30nm多电压工艺库进行了芯片设计.结果表明,芯片中采用多电压设计技术可以有效的降低芯片的动态功耗.     

采用数据流模式提高乱序执行密码芯片的安全性

乱序执行是密码芯片设计中一种低冗余、低功耗的抵抗功耗分析攻击的方法.芯片安全性随着操作执行时刻不确定度的增加而提高.基于数据流模式的乱序执行AES加密集成电路采用动态数据流结构、对并发操作串行地随机服务,通过增加顺序无关操作的数量和成批处理令牌提高不确定度.其中采用了新的令牌暂存-匹配-发射结构完成令牌的同步和对随机执行的控制.实验芯片的所有操作均实现了不确定执行,可以抵抗样本数小于15000的相关功耗分析攻击,芯片功耗低于所知的其它抗功耗分析攻击AES芯片.     

基于数字电视基带SoC芯片的可测性设计

介绍了基于数字电视基带SoC芯片的可测性设计方案.根据系统中不同模块的特点采取有针对性的可测性设计方案,对片内存储器进行内建自测试;对组合逻辑电路、时序逻辑电路采用近全扫描的测试方案;最后采用IEEE1149.1的控制单元作为芯片可测性设计部分的控制单元,控制芯片的测试功能.经测试,该可测性设计满足设计规划的面积和功耗的要求,并且系统的测试覆盖率达到了99.26%.     

一种电子系统认证芯片的电源规划

为了对所开发的电子产品进行保护,采用ASIC的方法设计基于硬加密技术的电子系统认证芯片。在后端物理设计中,为了使最终的芯片实现面积优化且满足功耗、时序等要求,采用预设计的方法对芯片进行功耗预估与布线拥塞分析。根据分析结果提高了芯片利用率,并针对预设计中存在的电压降（IR Drop）违规进行了详细的电源规划．包括全局电源网络的连接、电源环和电源条的设计．最终满足了功耗要求,实现了时序收敛以及面积优化。     

一种低功耗Cache设计技术的研究

低功耗、高性能的cache系统设计是嵌入式DSP芯片设计的关键。本文在多媒体处理DSP芯片MD32的设计实践中，提出一种利用读／写缓冲器作为零级cache，减少对数据、指令cache的读／写次数，由于缓冲器读取功耗远远小于片上cache，从而减小cache相关功耗的方法。通过多种多媒体处理测试程序的验证，该技术可减少对指令cache或者数据cache20％～40％的读取次数，以较小芯片面积的增加换取了较大的功耗降低。     

一种ECC加密芯片抗功耗攻击研究

设计了随机掩码在ECC加密算法中的应用方法,为了降低加密芯片的功耗和面积,提高运算性能,研究设计了关键步固定值掩码算法,实验证明提出的方法在资源增加非常有限的情况下可以有效抵抗一阶差分功耗攻击.同时,其他加密算法也可参考此关键步固定值掩码算法来高效设计抗功耗攻击加密芯片.     

基于OPF格式的多电压芯片设计

集成电路进入SoC时代以来,功耗已经成为与面积和性能同等重要的设计目标,在无线、移动和嵌入式应用中,功耗指标已经成为最重要的因素之一。本文概述了多电压设计的概念,设计中的注意事项,以Cadence公司CPF格式定义电压转换器,采用130nm多电压工艺库进行了芯片设计。结果表明,芯片中采用多电压设计技术可以有效的降低芯片的动态功耗。     

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求.     

PFM：一种抗高阶功耗攻击的SMS4算法

针对已有的SMS4功耗攻击方法,设计了一种适合低功耗小面积的固定值掩码SMS4算法.首先,对SMS4算法结构及内部加密运算流程进行研究;设计了一种SMS4原子掩码算法来抗高阶功耗攻击,该方法使各中间变量均被掩码;在此方法的基础上,为了减少芯片的面积和功耗以适应特殊环境下的加密应用(如特殊环境的传感器加密通信节点),提出了一种改进的固定值掩码算法:伪随机固定值掩码算法(PFM)及其实现技术.实验结果证明,该方法在芯片面积和功耗增加不大的情况下,可以有效抵抗二阶差分功耗攻击.     

嵌入式处理芯片设计的新动向和新设计方式（下）（再论软件硬件化）

(接上期) 另外,如按传统的嵌入式微处理器的芯片体系结构和设计方法,为了满足多方面应用的需求,往往把功能设计得面面俱到,导致芯片的逻辑电路非常复杂,却不能产生理想的效果,并导致很高的成本和功耗.为此,需要在新的原理和结构的指导下,设计出创新的微处理器芯片的新系列产品,使芯片的结构能按照应用的需求来设计,以有效地利用芯片上的逻辑资源,动态地适应不同的应用要求,从而达到大大降低微处理器芯片的成本和功耗的要求.     

低功耗UHF RFID标签基带处理器的ASIC实现

设计并实现了一种新颖的超高频RFID标签的基带处理器.该标签以ISO/IEC 18000-6C协议为基础,但在反向链路通信方面,在原协议FM0编码/Miller调制副载波的基础上增加了扩频编码的实现,目的是提高反向链路的通信信噪比.该设计支持协议要求的所有11条强制命令的读写操作,概率/分槽防冲突算法,以及对存储器的读写操作.设计中采用了低功耗技术,显著降低了芯片的平均功耗和峰值功耗.芯片采用0.18 μm6层金属CMOS工艺进行流片,面积为0.5mm2.测试结果表明,芯片消耗功耗约为16μW,最低工作电压为1.04 V.     

在65nm Cyclone Ⅲ FPGA中实现低功耗

传统上,人们总是期望新一代FPGA具有更好的特性和性能.然而,设计工程师必须将这些新特性和高性能集成在与上一代产品相同、甚至更小尺寸的芯片上,并要保持芯片功耗不变.此外,某些应用还必须要满足一些特殊的功耗要求.结果,功耗在设计工程师的FPGA选择标准中扮演了越来越重要的角色.     

12位逐次逼近模数转换器关键设计技术研究

采用逐次逼近方式设计了一个12位的超低功耗模数转换电路。为减小整个ADC的芯片面积、功耗和误差,提高有效位数,对整个ADC的采样保持电路结构进行了精确的设计,重点考虑了其中的高精度比较器电路结构;对以上两个模块的版图设计进行了精细的布局。采用0.18μmCMOS工艺,该ADC的信噪比（SNR）为72dB,有效位数（ENOB）为11.7位,该ADC的芯片面积只有0.36mm2,典型的功耗仅为40μW,微分非线性误差DNL小到0.6LSB、积分非线性误差INL只有0.63LSB。整个ADC性能达到设计要求。     

数字集成电路低功耗优化设计解析

在集成电路制造技术发展的推动下,芯片的集成度与速度持续提高,但单面面积的功耗却呈上升趋势.目前,一切IC设计都十分关注功能问题,并积极寻求路径优化功耗设计.在本案,笔者结合工作经验,浅析数字集成电路低功耗的优化设计.     

SOC中嵌入式存储器阴影逻辑的可测性设计

在使用ATPG工具对集成电路进行固定故障测试时,嵌入式存储器模块被视为简单的I/O模型,ATPG工具无法传递存储器周围组合逻辑的故障.通过研究SOC的可测性设计后,针对某数字信息安全芯片设计,利用扫描设计原理,改进了其存储器周围逻辑的设计,为阴影逻辑提供了可测试路径,提高了整个芯片的测试覆盖率和故障覆盖率.分析了设计的功耗、面积,确定了设计的有效性.     

基于14443-A协议的无源电子标签数字集成电路设计

根据ISO/IEC 14443-A协议,完成无源电子标签数字集成电路的设计及其功能测试,实现了对芯片面积、速度和功耗之间较好的平衡。结果表明,在采用中芯国际的0.35μm工艺条件下,所研制芯片面积为36 877.75μm2,功耗为30.845 8 mW,可完全满足协议对标签的性能要求。     

深亚微米SOC电源网络设计与优化

针对传统电源网络设计对芯片会产生大量冗余的情况,提出一种采取模块限定布局确定优化范围,应用电源网络线宽优化释放绕线空间的非均匀阶梯型电源网络。与传统相比,此方法不但可以有效减小芯片面积与信号线总长度,而且对芯片功耗也具有优化作用。基于SMIC 0.18μm Eflash 1P4M工艺,采用Synopsys IC Compiler完成设计。芯片经流片验证,优化后版图面积减小8.69%,功耗降低4.04%。这种适用性广泛优化设计方法对电源网络设计具有一定参考价值。