高速Viterbi译码器中加-比-选单元的设计与实现

限制高速Vitefibi译码实现的“瓶颈”为具有非线性反馈特征的“加-比-选”单元。文献[3]在分析“加-比-选”运算代数结构的基础上提出了M步“加-比-选”算法。本文进一步发掘了该算法的并行性，并利用FPGA内寄存器资源丰富的特点，在Xilink的FPGA上采用流水线结构实现了基于M步“加-比-选”算法的“加-比-选”单元。仿真结果表明，该方案有效地克服了传统“加-比-选”单元的“瓶颈”效应，极大地提高了Viterbi译码器的译码速率。     

FPGA上分布式Viterbi译码器实现技术

分布式Viterbi译码器是一种物理分散、逻辑统一的译码器。它在多个现场可编程阵列（FPGA）上实现多功能模块,以充分利用各FPGA的容裕量,达到系统资源分配的平衡。通过一个大规模设计中分布式Viterbi译码器实例的剖析,说明分布式结构设计的特点及实现技术。这里给出的Viterbi译码器实例对其他分布式FPGA器件的设计也有较高的参考价值。     

卷积码Viterbi译码的FPGA实现

本文根据卷积码编码的方式,和Viterbi译码算法,认真分析了Viterbi译码算法各部分的功能、特点。采用硬件描述语言VerilogHDL,编写了（2,1,7）卷积码的编译码程序,进行了Viterbi译码器的FPGA设计。     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

大约束度Viterbi译码器中路径存储单元的设计

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。     

高速VITERBI译码器的研究与设计

设计了一个高速(2,1,6)Viterbi译码器,通过采用并行基-4结构和比特级进位保存算法(Carry-Save Arith-metic),改进了Viterbi算法中加-比-选单元(Add-Gmapare-Sdect Unit)的结构,消除传统行波进位加法(Ripple-CarryAdder)结构中的进位链,缩减了Viterbi译码器的关键路径,从而提高译码速度,可用在中、高速数字通信的不同应用场合中.     

Viterbi译码器的优化设计

Viterbi译码算法用FPGA实现时，其硬件资源消耗与译码速度始终是相互制约的两个方面，通过合理安排ACS单元和路径度量存储单元可有效缓解这两方面的矛盾。本文以(2，1，6)卷积码为例，基于基4算法提出的动态路径度量存储管理方法能在不影响译码速度的前提下有效降低译码器的硬件复杂度。     

Viterbi译码器的设计与实现

本文介绍了广泛应用于通信系统的通用维特比译码器的设计与实现.提高了译码器的硬件结构和整体性能.     

卷积码Viterbi译码器的FPGA设计与实现

主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

DVB-T中Viterbi译码器的设计及FPGA实现

Viterbi作为一种最大似然译码算法广泛应用在数字地面视频广播中,但由于其较高算法复杂程度,对实现高速低功耗时延小且逻辑结构简单的译码器带来了挑战。首先为了实现高速的Vit-erbi译码器,ACSU采用全并行结构,度量值的溢出控制采用取模归一化方法,并简化比较器。其次为了实现低功耗时延小且控制逻辑简单的Viterbi译码器,SMU采用改进的前向追溯结构,只用一组单口的RAM实现译码输出。该译码器在Xilinx Virtex6上实现并验证通过,并具有较好的译码性能。     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器以及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现,完成了Viterbi译码器硬件设计.该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源.     

Viterbi译码蝶型算法的实现及性能分析

研究在TD-SCDMA系统中,一种有利于软件实现的Viterbi译码蝶型算法蝶实现方法,并与MATLAB中Viterbi译码库函数进行仿真比较。根据仿真结果,分析蝶型实现方法的性能,论证它的可行性。     

基于Radix-4实现高速Viterbi译码器设计

使用一种新的Viterbi译码器设计方法来达到高速率、低功耗设计。在传统Viterbi译码器中,ACS(add-compare-select)单元是基于radix-2网格设计的,而这里将介绍一种新的ACS设计方法,即基于radix-4网格的ACS单元设计。每个这样的ACS单元将有4路输入,即在每个时钟周期能够处理两级传统的基于radix-2设计的两级网格。同时在这里的Viterbi译码器设计中采用了Top-To-Down设计思想,用Verilog语言来描述RTL电路层。并用QuartusII软件进行电路仿真和综合。用本算法在33.333MHz时钟下实观在Altera公司的APEX20KFPGA的64状态Viterbi译码器译码速率可达8Mbps以上,且仅占用很小的硬件资源。采用此方法设计的高速Viterbi解码器SoftIPCore可应用于需要高速,低功耗译码的多媒体移动通讯上。     

基于FPGA的高性能Viterbi译码器的设计

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.     

高速维特比译码器的设计

本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

数字流水Viterbi译码器的VLSI设计

本文介绍了高速数字流水Ｖｉｔｅｒｂｉ译码器的ＶＬＳＩ设计。在符号４值系统的基础上，给出Ｖｉｔｅｒｂｉ算法的新的功能分解公式，并介绍了用于译码器实现的两个重要的快速运算部件ＡＤＤ和ＭＡＸ的原理及其现场可编程（序）门阵列（ＦＰＧＡ）实现。文中详细讨论了译码器的ＶＬＳＩ结构、设计和性能分析。本文给出的Ｖｉｔｅｒｂｉ译码器可塑性强，并具有高度的并行性和很高的数据吞吐率。