卫星导航抗干扰A/D芯片的可测试性设计

ASIC 集成电路设计开发中的瑕疵与电路故障是芯片实现的最大困难,本文详细介绍了基于 130nm 工艺的卫星导航抗干扰 A/D 芯片的可测性设计,并从测试的覆盖率、成本等方面提出了优化改进方案,该方案的测试覆盖率最高可达 99.93%,并缩减了测试时间和成本,该芯片顺利通过量产,证明了可测试性设计的有效性。     

可编程器件

用于消费类芯片测试的量产测试设备科利登系统有限公司推出Sapphire系列的最新成员SapphireD-40系统。该产品利用高密度的集成技术整合了模拟、数字、混合信号和射频测试仪器,具有很好的性价比。SapphireD-40具有更强的数据处理和并行测试能力,能进一步提高量产测试的效率。Sap     

超高频RFID标签芯片射频电路的分析与测试(英文)

提出了一种应用于超高频(Ultra high frequency,UHF)射频识别(Radio frequency identification,RFID)标签芯片的射频测试技术。针对UHF RFID标签芯片射频电路的特殊工作方式,该技术可对芯片的输入阻抗和灵敏度进行准确测量,并同时完成芯片功能验证。与传统的RFID标签芯片射频测试技术相比,文中的方案利用商用阅读器和可调衰减器代替了高端或RFID专用测试设备,因此极大降低了测试成本。利用该测试方案,对已开发的UHF RFID标签芯片进行了测试与验证,并利用测试结果完成了折叠偶极子天线设计以实现芯片与天线之间的阻抗匹配。将芯片与天线组装成无源标签,其灵敏度可达-10.5 dBm。实验结果证明了该方案的正确性。     

用全面的测试策略来加速你产品的量产时间

每一代新的半导体工艺技术的出现都使半导体公司可以做出更快,集成度更高的芯片。然而下一代的器件带来了新的测试挑战并有可能威胁到芯片量产的实现,尽管工程师们一再宣称他们的硅芯片满足所有的功能且质量可靠。新出现的工艺技术和设计能力是制造商们开发出更新的器件,但是他们目前的测试能力却已无法使其用可以接受的成本和时间完成批量的测试。分开来看,测试硬件,测试方法,设计软件上单方面的改进并不足以解决问题。所以制造商们正在努力寻找是哪个关键技术的改进阻止了他们提高量产时间。替代老化的测试方法的一个实际方案是使用更全面…     

全智科技与创意电子推出移动电视调谐器RF SiP量产测试解决方案

全智科技与创意电子宣布，双方合作开发之移动电视调谐器（Mobile TV Tuner）的内射频系统封装集成电路（RF SiP）之量产测试解决方案已应用于客户芯片量产。     

基于FPGA的RFID板级标签设计与实现

在分析射频识别原理和特点的基础上,讨论超高频射频识别系统中电子标签设计技术,并采用EP1C6Q240FPGA对超高频电子标签进行了板级设计及其实现.利用Verilog语言实现了标签数字电路,并在板级标签中进行了验证.测试结果表明,该设计实现了ISO18000-6C标准的标签读写功能,读写性能优异,为下一步设计出符合该标准的电子标签芯片提供了有力保证.     

以低廉的测试成本和灵活的测试结构测试混合信号器件

(上接第1期56页) 测试战略 当业界试图把更多的先进和成本敏感的产品投入量产,并在缩短量产时间的同时把测试成本、资本开销和所有权成本降到最低时,市场和生产的双重压力为测试带来了很多的挑战.IDM和OSAT都分别对这种挑战采用了不同的对策,如在测试复杂器件时采用高端设备,而用低成本的仪器测试短期的低端产品.(见表1)     

Atmel利用科利登的ASL3000RFTM无线测试系统实现更高的性能和测试效率

科利登系统有限公司近日宣布：Atmel公司购买了ASL 3000RF系统作为其测试解决方案。由此，Atmel位于美国科罗拉多州春城(Springs)分支机构的工程开发团队实现了对用于无线器件和应用的射频芯片较低成本、较短开发时间和较大灵活度的测试。ASL 3000RF为刚出现的Zigbee和WLAN器件市场提供了关键的节约测试成本的解决方案。     

基于FPGA的DFT验证平台的实现

本文将根据实际芯片量产时机台测试环境来搭建基于FPGA的DFT验证平台具体解决方案,来解决芯片量产ATE设备进行测试所带来的一些弊端,帮助测试人员在实验室进行相应的DFT测试。     

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

晶圆上测试射频系统级芯片的挑战(英文)

随着无线通讯产业推动芯片集成度的不断提高,系统级封装(SIP)和多芯片组件(MCM)被更多采用,射频系统级芯片(RF-SOC)器件的良品测试已成为一大挑战。这些器件与传统的单晶片集成电路相比,具有更高的封装成本,并且由于采用多个晶片,成品率较低。其结果是进行晶圆上综合测试的成本远超过最终封装后测试器件的成本。此外,一些IC制造商销售裸晶片以用于另一些制造商的SIP和MCM中,这就要求发货的产品必须是良品。以蓝牙射频调制解调芯片为例,讨论了RF-SOC器件良品晶片(KGD)的测试难点和注意事项。对此样品,除了在晶圆上进行射频功能测试的难点,还有同时发射和测量数字、射频信号的综合问题。此外对被测器件(DUT)用印制线路板布线的难点,包括晶圆探针卡的设置及装配进行探讨。还介绍了选择探针测试台、射频晶圆探针卡和自动测试设备(ATE)时需考虑的因素。并以晶圆上测试的系统校正,包括难点和测试方法,作为结尾。这颗蓝牙射频调制解调芯片的实际测试数据也会被引用,以佐证和加深文章中的讨论。     

低成本高速射频电路自动测试系统的新挑战

随着无线通信市场的快速增长,大多数射频器件制造厂家正在经受着这一领域新出现的众多公司所带来的成本压力。为了寻找解决这一问题的方法,焦点便集中在减少总的加工成本,例如封装、组装以及最终的电气测试等方面。特别是功能测试便成为昂贵的自动测试系统(ATE)满足众多用户对器件质量和生产率要求所不可避免的需求。在这一方面,测试成本的减少便作为一个最大的难题来考虑。介绍了低成本高速射频器件自动测试系统的实现过程,它是一种比较好的减少测试成本的方法。在射频器件的测试中,实现高速、精确测量十分重要但又较困难。为解决上述这些问题,提出了高速和精密测量能力,它是通过16独立的射频部件以高速开关时间和高精度模数转换器采用产业标准与仪器模数扩展(VXI)和GPIB接口而实现的。此外,此系统具有四区测试能力,它能显著地提高器件的生产效率。     

板载FPGA芯片的边界扫描测试设计

边界扫描技术是标准化的可测试性设计技术，它提供了埘电路板上器件的功能、互连及相互问影响进行测试的一类方法，极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路，遵循IEEE1149.1标准，结合FPGA芯片的BSDL文件进行边界扫描测试设计，理解和掌握其设计原理、数据结构，并实现板级测试与ATE的接口。     

基于MOS管的新型转换开关在集成电路测试中的应用

为了克服继电器在集成电路测试板上触点烧蚀故障率较高,断开时易产生电磁干扰和开关时间过长等缺点,提出了一种基于MOS管的新型转换开关电路,能更加有效地测试芯片,显著降低芯片的成本。本文详细讨论了集成电路测试的要素和基本原则,继电器在测试板上的应用及其局限性,基于MOS管的新型转换开关电路的特点及控制原理。仿真结果表明,该电路在10v电源电压下开关的转换速度为70μs,工作频率可达100kHz以上,灵敏度高,适用于集成电路测试。     

基于片外信号源的SoC低成本测试解决方案

随着SoC芯片集成度和复杂度的不断提高,其测试变得越来越复杂,测试成本也越来越高,如何降低过高的测试成本也逐渐成为研究的热点。卫星数字电视信道接收芯片作为机顶盒关键芯片之一,对低成本测试的要求也越来越迫切。文章针对某卫星数字电视信道接收芯片,通过分析该芯片的内部模块功能,采用片外信号源方法设计该芯片的低成本测试方案,并在自动测试系统T6575上实现。实际生产结果表明,该方法能极大降低芯片测试成本。     

基于二分法的混合信号接口板的设计

介绍了一种基于二分算法的混合信号接口板.该接口板可通过编程任意配置测试芯片管脚实现模拟或数字信号输入端口与输出端口的无损连接,可广泛应用于芯片自动化测试领域.本设计采用二分法来实现管脚的分级,采用遍历引脚逐一比较的方式来配置引脚连接,通过控制模拟开关阵列来实现模拟信号的输入与输出端口连接,通过FPGA实现数字信号的输入与输出端口连接.该设计方案利用极少的开关实现了复杂线路的配置,具有较高的资源利用率,极大降低了芯片测试的难度和成本.     

基于自动测试系统实现系统级芯片异步信号测试

大部分的系统级芯片(SoC)具有异步信号,基于自动测试系统(ATE)很难实现稳定的测试。通过外挂Flash芯片对被测SoC器件进行功能配置,自动测试系统对相应的功能进行搜索匹配,可以在自动测试系统上对SoC的异步输出信号进行稳定的测试。     

CEM-3型覆铜板用于多层板的研究

由于主要原材料价格不断上涨,印制电路板市场竞争日趋激烈,促使客户以及PCB厂商不断寻求低成本材料以及生产工艺。CEM-3型覆铜板成本则相对较低,若将CEM-3型覆铜板应用于多层板制作并能满足产品品质需求,将是一个降低成本的新方法。然而传统的CEM-3型覆铜板由于材料特性限制,一般用于制作单双面板,用于多层板制作则由于其机械加工性能及可靠性等方面存在很大的制作难题,且无对应的半固化片,业内暂无此应用研究。根据CEM-3覆铜板的特性从板材的制前准备、压合参数优化、钻孔参数制定等方面进行分析试验,通过采用CEM-3基板与FR-4合适的半固化片成功压合,并制作出机械加工性及可靠性均完全符合制作标准的多层板,并成功导入批量制作。解决了行业内CEM-3板料用于多层板制作难题,降低了PCB产品的制作成本。     

数字集群基带板的电源模块设计与实现

基于QorIQ P1022处理器为平台的数字集群通信基带板,电源模块采用LDO芯片和开关电源芯片搭配的设计方案,借助MSP430F149单片机,实现具有实时电压采集、处理、监控以及管理的功能。满足系统对CPU、DSP、FPGA核心芯片的内核电压、外围I/O管脚及其它辅助设备的供电顺序要求。整个设计提高了基带板上电可靠性、监控实时性,同时提升维护效率、降低生产成本,以产生一定经济效益。     

Efficient EVM Testing of Wireless OFDM Transceivers Using Null Carriers

High-volume manufacturing of current generation orthogonal frequency division multiplexing (OFDM transceivers mandates testing for error-vector-magnitude (EVM) at production testing. During EVM test, a modulated RF input signal is down-converted and demodulated to obtain the output baseband digital data and EVM is computed by processing the baseband digital data. Hence, production testing of OFDM devices would require such modulation- and demodulation-capable automated test equipment (ATE) to perform EVM test. Such capabilities significantly add up to the cost of the ATE, thereby increasing the overall cost of testing. Moreover, test time for EVM can be relatively long compared to other tests due to the need to average over a large number of data bits. In this paper, we propose a methodology for testing EVM using multi-tone signals sourced from inexpensive signal sources that generate standard constellations. Moreover, introducing null carriers in the multi-tone test stimulus enables accurate characterization of system noise with reduced number of data bits. This enables significant speedup in EVM testing. We present the theory to corroborate the proposed approach along with simulation and hardware results. The proposed test method also has the potential to significantly reduce EVM test time under production test conditions.