现场总线通信控制专用芯片FF-H1研究与开发

本文介绍了FF-H1现场总线通信控制器专用芯片的系统体系结构、工作原理和设计实现.该芯片实现了IEC11582-2/ISA-S50.02物理层和IEC数据链路层底层协议规范,采用0.35微米CMOS工艺设计.下一步将在目前设计的基础上开发基于ARM AMBA总线体系结构的现场总线通信与控制系统芯片的通信控制器IP固核.     

IC设计技术中的IP核互连

随着IC设计复杂度的不断提高,在SoC中集成的IP核越来越多,基于片上总线的SOC设计技术解决了大规模集成电路的设计难点,但是片上总线的应用带来了可扩展性差、平均通信效率低等问题。近几年来,将英特网络中分层互连的思想引入到SOC设计中IP核的互连上来,提出了全新的集成电路体系结构——片上网络（NOC）,NOC从多处理体系结构、消除时钟树以节省资源、实现并行通信等几个方面,展示了优于总线结构的本质和特性,成功地解决了SOC设计中存在的问题。     

一种基于FPGA的SOC设计与实现

为减少在印制电路板（PCB）设计中的面积开销,介绍一种Flash结构的现场可编程门阵列（FPGA）器件,进而介绍采用该器件搭建基于先进精简指令集机器（ARM）的片上系统（SOC）电路的设计方法,该方法按照高级微控制器总线架构（AMBA）,设计ARM7处理器微系统及其外设电路,通过用搭建的系统对片外存储器进行擦写,以及通过编写软硬件代码定制符合ARM7外围低速总线协议的用户逻辑外设,验证了系统的准确性,该系统可用于验证SOC设计系统.     

使用Synopsys的DesignWare~IP实现基于AMBA~3 AXI~（TM）协议的快速设计

为了在最短时间内成功开发基于AMBA3AXI协议的设计,不仅仅需要精通简单设计和单个IP元件,更需要一套广泛的综合实现IP、验证IP以及集成整个SoC子系统的自动化方法。AMBA3高级扩展界面（AXI）协议由于大幅度扩展了AMBA2.0片上总线的性能和灵活性,因而具备了更多的优势,同时也增加了设计的复杂度。     

基于AMBA架构的SoC芯片验证的方法

当集成电路设计规模不断扩大,复杂度越来越高,片上系统(SoC,System-on-Chip)实现的功能越来越强大的时候,SoC芯片的功能验证逐渐成为设计中的瓶颈。本文提出了一种使用Synopsys公司的AMBA验证IP对基于AMBA(Advanced Micro-controller Bus Architecture)总线架构的SoC芯片进行功能验证的方法。     

SoC设计中的片上通信体系结构研究

以超深亚微米工艺和IP核复用技术为支撑的系统芯片(SoC)技术,是目前超大规模集成电路和嵌入式电子产品设计的主流.SoC中各IP核之间的片上通信体系结构是SoC设计关键技术之一,同时对SoC的性能起着至关重要的作用.提出一种SoC中的混合片上通信体系结构,该体系结构将传统的共享总线与片上网络相结合,既保留了片上共享总线面积小的优点,又具有片上网络的并行通信的优点.此外,该混合片上通信还可以扩展到二维网络.     

分层验证法在基于AMBA系统中的应用

在基于AMBA(Advanced Microcontroller Bus Architecture，先进的微控制器总线体系结构)的系统中，用户设计的模块和第三方IP模块与AMBA AHB(Advanced High—performance Bus)和AMBA APB(Advance Peripheral Bus)总线相连，如图1所示。分层验证方法能够跨越总线边界应用于AHB和     

SoC片上总线技术的研究

在SoC设计中,经常会遇到一些问题,包括IP核移植性、设计复用、设计验证,以及公共设计平台的搭建。如何有效地解决这些问题,使得设计SoC系统就像设计微机系统那样方便快捷,这就是片上总线系统提出的目的。本文通过对AMBA, AVALON, OCP,WISHBONE等SoC总线的比较,分析了SoC片上总线技术。     

嵌入式SoC片上总线技术的研究

SoC设计中IP复用技术的关键是建立一套完整的片上总线系统。目前AMBA总线、CoreConnect总线、Wishbone总线、OCP总线、AVALON总线以及近年国内逐步使用的C＊Bus总线是主要的片上总线系统,本文对这些总线进行了初步研究和探讨。     

Wishbone总线与AMBA总线的比较

本文首先介绍片上系统(SoC)的基本概念及其特点,然后介绍OpenCores的Wishbone总线标准,以及ARM的AMBA总线标准,最后对两者在特性、功能、适用范围和维护等方面进行比较,并重点讨论AMBA总线的优点,为大家在IP核开发中总线选择提供一些参考。     

基于可重构SOC平台的嵌入式MPEG2解码器设计

利用FPGA的可重构特点,建立一个可重构的SOC设计平台.该平台第一层为可重构的FPGA,第二层为利用FPGA资源搭建的LEON2 SOC系统,由RISC处理器软核、AMBA总线以及IP模块结构组成,第三层是应用层,在SOC系统的基础上实现各种应用.为了实现这个目标,SOC系统中的IP模块应该具有两个特点:即插即用和参数化.基于该平台,成功实现了嵌入式MPEG2视频解码器的不同应用.证明了可重构的设计平台能够满足不同的应用需求.     

用于SoC的SPI接口设计与验证

给出了一个可用于SoC设计的SPI接口IP核的RTL设计与功能仿真。采用AMBA2．0总线标准来实现SPI接口在外部设备和内部系统之间进行通信,在数据传输部分,摒弃传统的需要一个专门的移位传输寄存器实现串／并转换的设计方法,采用复用寄存器的方法,把移位传输寄存器和发送寄存器结合在一起,提高了传输速度,也节约了硬件资源。采用SoC验证平台进行SoC环境下对IP的验证,在100MHz时钟频率下的仿真和验证结果表明,SPI接口实现了数据传榆,且满足时序设计要求。     

SOC技术与发展预测

随着集成电路的高速发展,SOC(System on Chip)技术已经成为当今的重要发展方向。总线的选择对于SOC来讲至关重要,通过对当今比较标准的coreconnect总线,AMBA总线,Wishbone总线以及OCP总线之间的比较,了解总线的特征。随着SOC集成度的增加,性能的提高,测试技术变的至关重要,重点介绍三种测试技术——基于扫描测试,边界扫描测试以及内建自测试技术。验证是SOC中最重要的环节,通过对验证方法的说明,预测今后SOC的发展方向。     

基于AHB总线的DMA控制器的实现与应用

本文通过对AMBA2.0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用Verilog HDL（硬件描述语言）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

IC设计技术中的IP核互连

随着半导体器件和互连线尺寸的不断缩小,越来越多的关键设计指标--性能、抗扰度等,将受到互连线的严重影响。而在SOC设计过程中,最具特色的是IP核利用技术,随着集成的IP核越来越多,基于片上总线的SOC设计技术带来了一些问题。近几年来,将Internet网络中分层互连的思想引入到SOC设计中IP核的互连上来,提出了全新的集成电路体系结构NOC,NOC从多处理体系结构、消除时钟树以节省资源、实现并行通信等几个方面,展示了优于总线结构的本质和特性,成功地解决了SOC设计中存在的问题。     

基于AHB总线的DMA控制器的实现与应用

通过对AMBA2．0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用硬件描述语言（Verilog HDL）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

基于8086 CPU的单芯片计算机系统的设计

本文依据集成电路设计方法学,探讨了一种基于标准Intel 8086微处理器的单芯片计算机平台的架构。研究了其与SDRAM,8255并行接口等外围IP的集成,并在对AMBA协议和8086 CPU分析的基础上,采用遵从AMBA传输协议的系统总线代替传统的8086 CPU三总线结构,搭建了基于8086 IP软核的单芯片计算机系统,并实现了FPGA功能演示。     

SoC系统中AHB/VCI Wrapper的设计及验证

文章描述SoC平台的片内总线到VCI标准接口的转换部件的设计实现.它可以把带有VCI标准接口的IP模块和AMBA AHB系统总线连接起来.研究内容主要包括两部分:第一,在VCI标准Rev2.0版本的基础上,参照BVCI协议要求完成一个AMBA AHB系统总线与VCI标准接口的转换部件-AHB/VCI Wrapper;第二,利用总线功能模型(BFM)思想,为AMBA总线和BVCI接口建立相应的BFM模型,在此基础上,完成对AMBA总线控制部件和AHB/VCI Wrapper的功能验证.该平台具有很好的可重用性.     

基于AMBA总线的高性能QDRⅡ SRAM控制器设计

针对高速网络的需求,介绍了一种高速静态存储器QDRⅡSRAM,设计了一种基于AMBA总线的高性能QDRⅡSRAM控制器IP,具有良好的接口兼容性和可移植性。使用了深度为8×72位的写出FIFO与8×72位读入缓冲,增加了系统存取的效率,设计通过仿真及实际验证,能够良好应用于系统时钟为800 MHz的SOC环境中,满足功能和时序要求。