SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

全耗尽SOI器件源/漏区抬升结构的形成（英文）

介绍了在全耗尽绝缘体上硅(FDSOI)结构上,通过在SOI表面外延生长形成金属氧化物半导体场效应晶体管(MOSFET)源/漏区抬升结构的方法。研究了不同的工艺参数对外延生长的影响,从而在合适的掺杂浓度下得到均匀的外延生长形貌。提出了两种新的途径来控制SOI的厚度:采用一种新的方法生长垫氧层,以及在源漏区外延生长前,在衬底外延生长硅薄膜层,从而补偿工艺导致的SOI损耗。这两种新的方法使SOI厚度增加了约5 nm。工艺优化后的FDSOI器件沟道厚度约为6 nm,源漏外延层厚度为20～30 nm。最后,阐述了外延成分对器件电学性能的影响。     

新型多栅全耗尽SOI器件研究进展

随着器件尺寸的不断缩小,对更大驱动电流和更有效抑制短沟道效应器件的研制成为研究的热点,SOI多栅全耗尽器件由于对沟道更好控制能力能够有效地解决尺寸缩小带来的短沟道效应问题[1].本文主要介绍SOI/MOSFET单栅、平面双栅、FinFET、三栅、环绕栅、G4-FET等新型多栅全耗尽SOI器件的研究进展.     

深亚微米全耗尽SOI MOSFET参数提取方法的研究

基于BSIMSOI对深亚微米全耗尽SOI MOSFET参数提取方法进行了研究,提出一种借助ISE器件模拟软件进行参数提取的方法。该方法计算量小,参数提取效率高,不需要进行繁琐的器件数学建模,易于推广。将该方法提出的模型参数代入HSPICE进行仿真,模拟结果与实验数据相吻合,证明了这种方法的有效性和实用性。     

部分耗尽PD CMOS/SOI器件SEU模型分析

通过计算机模拟分析CMOS/SOI器件中单粒子效应的影响,采用二维模拟软件MEDICE,建立了器件发生单粒子效应时内部电荷的分布模型.利用电荷分布模型建立了CMOS/SOI器件在入射不同LET值时的离子与器件中瞬态电流的关系曲线;并建立了离子入射点的不同位置与瞬态电流的关系曲线.从理论上提供了一种分析器件SEU的手段.     

一个实用的部分耗尽SOI器件体接触仿真模型

文章描述了PD SOI器件的体接触失效过程,介绍了一种PD SOI器件一级近似体接触电阻计算方法;提出了一种实用的体接触电阻及其版图寄生参数的模型化方法.最后,应用体接触模型,设计了一个应用于0.8 μm PD SOI 128k SRAM的灵敏放大器,给出了仿真结果.     

双栅动态阈值SOI nMOSFET数值模拟

提出了新型全耗尽SOI平面双栅动态阈值nMOS场效应晶体管,模拟并讨论了器件结构、相应的工艺技术和工作机理.对于nMOS器件,背栅n阱是通过剂量为3×1013cm-2,能量为250keV的磷离子注入实现的,并与n+前栅多晶硅直接相连.这项技术与体硅工艺完全兼容.通过Tsuprem4和Medici模拟,发现全耗尽SOI平面双栅动态阈值nMOSFET保持了传统全耗尽SOI nMOSFET的优势,消除了反常亚阈值斜率和kink效应,同时较传统全耗尽SOI nMOSFET有更加优秀的电流驱动能力和跨导特性.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

金属栅薄膜全耗尽器件研究

实验并研究了采用金属栅工艺的全耗尽SOI MOS器件.采用LDD结构,以减小热载流子效应,防止漏击穿;采用突起的源漏区,以增加源漏区的厚度,并减小源漏区的串联电阻,以增强器件的电流驱动能力,降低寄生电阻,减小静态功耗.研究并分析了硅膜厚度对阈值电压和阈值电压漂移的影响,以及对本征栅电容和静态功耗的影响.与采用常规工艺的器件相比,提高了输出驱动电流,改善了器件的亚阈值特性,特别是在沟道掺杂浓度比较低的情况下,能得到非常合适的阈值电压.     

采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构对ＣＭＯＳ／ＳＯＩ器件和电路抗γ射线总剂量辐照特性的影响。通过与多晶硅栅器件对比进行的大量辐照实验表明,ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构不仅可以降低ＣＭＯＳ／ＳＯＩ电路的源漏寄生串联电阻和局域互连电阻,而且对ＳＯＩ器件的抗辐照特性也有明显的改进作用。     

一种二维SOI CMOS门级瞬态数值模型

本文给出一种SOI CMOS门级二维集成数值模型.该模型直接将端点电流、端点电压与内部载流子的输运过程联系在一起,可准确地模拟亚微米SOI CMOS反相器的瞬态特性、并给出清晰的内部物理图象.模型采用一种新的数值方法──交替方向法,将二维瞬态方程转化为两个相邻时间层的一维问题解,并提出动态二步迭代法以确保瞬态模拟的快速、稳定收敛.本文简要讨论了SOI CMOS器件中少子的累积对电路瞬态特性的影响.本模型还可用于计算辐射对SOI器件的影响以及研究漏电机理,它为高可靠亚微米SOI器件及电路的研制提供了方便的CAD工具.     

W/TiN Gate Thin-Film Fully-Depleted SOI CMOS Devices

TiN gate thin-film fully-depleted SOI CMOS devices are fabricated and discussed.Key process technologies are demonstrated.Compared with the dual polysilicon gate devices,the channel doping concentration of nMOS and pMOS can be reduced without changing threshold voltage (VT)，which enhances the mobility.Symmetrical VT is achieved by nearly the same VT implant dose because of the near mid-gap workfunction of TiN gate.The SCE effect is improved when the thin-film thickness is reduced.     

TiN栅薄膜全耗尽SOI CMOS器件

制备并研究了TiN栅薄膜全耗尽SOI CMOS器件,并对其关键工艺进行了详细阐述.相对于双多晶硅栅器件,在不改变阈值电压的前提下,可以减小nMOS和pMOS的沟道掺杂浓度,进而提高迁移率.由于TiN的功函数处于中间禁带,在几乎相同的调整阈值注入剂量下,可以得到对称的阈值电压.当顶层硅膜厚度减小时,可以改善短沟道效应.     

Ge预非晶化硅化物工艺的研究

对全耗尽SOI CMOS技术中的Ge预非晶化硅化物工艺进行了研究．Ge的注入，使Si非晶化，减小了硅化物的形成能量．Ti硅化物在非晶层上形成．与传统的Ti硅化物相比，注Ge硅化物工艺有两个明显的特点：一是硅化物形成温度较低；二是硅化物厚度容易控制．采用注Ge硅化物工艺，使源漏薄层电阻约为5.2Ω/□．经过工艺流片，获得了性能良好的器件和电路，其中，当工作电压为5V时，0.8μm 101级环振电路延迟为45ps．     

SiGe沟道SOI CMOS的设计及模拟

在 SOI(Silicon on Insulator)结构硅膜上面生长一层 Si Ge合金 ,采用类似 SOICMOS工艺制作成具有Si Ge沟道的 SOICMOS集成电路。该电路不仅具有 SOICMOS电路的优点 ,而且因为 Si Ge中的载流子迁移率明显高于 Si中载流子的迁移率 ,所以提高了电路的速度和驱动能力。另外由于两种极性的 SOI MOSFET都采用 Si Ge沟道 ,就避免了只有 SOIPMOSFET采用 Si Ge沟道带来的选择性生长 Si Ge层的麻烦。采用二维工艺模拟得到了器件的结构 ,并以此结构参数进行了器件模拟。模拟结果表明 ,N沟和 P沟两种 MOSFET的驱动电流都有所增加 ,PMOSFET增加得更多一些