基于FPGA的CES时钟恢复算法实现研究

文章介绍了一种适用于硬件数字电路实现的时钟恢复算法,主要描述该算法的原理,并列出关键模块的实现方案。目前该方案已经在Altera的FPGA器件EP4CGX150DF27I7上实现。     

基于FPGA的高速时钟数据恢复电路的实现

介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法,消除了时钟切换产生的毛刺,弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204．8MHz的工作频率。同时,分析了决定该电路工作频率的主要因素,通过仿真验证使用EP3C10El44C7芯片最高工作频率可以达到400MHz。     

一种时钟恢复算法的FPGA实现

给出一种基于全数字接收机的加德纳时钟恢复算法的FPGA实现方法。首先分析了该算法的系统结构及论述各个模块的作用,然后简要给出每个模块的硬件实现方法,其次用MATLAB对该算法进行仿真并给出仿真结果,结果表明该算法是可行的,最后在ISE9.1环境下编写VerilogHDL代码和测试激励,用ModelSim对该算法进行硬件仿真验证。结果表明这种算法时钟抖动小,同步时间快,定时精度高,硬件实现比较简单。该成果已经成功运用在某项目中。     

FSO中多路语音数据复接的设计及实现

为了研究数据复接和分接,设计采用基于自由空间光通信系统的多路语音数据复接实现方案.该方案充分发挥了自由空间光通信技术的优势,利用现场可编程技术,结合了电话线传输系统,其中现场可编程门阵列控制模块由Verilog语言完成,且利用QUARTUSⅡ软件进行了仿真,达到提高信道利用率、扩大传输容量的结果.结果表明,该系统可传输...     

数字电视传输解码系统的同步恢复

介绍了利用ＦＰＧＡ开发系统实现３４Ｍｂ／ｓ数字电视传输设备中的同步恢复系统,并结合单元电路的特点说明了在ＦＰＧＡ设计过程中对电路进行约束的几种常用方法。     

多路PSK/FSK视频信号的光纤传输设计

介绍了多路PSK/FSK调制的视频信号经过A/D转换后,通过现场可编程门阵列(FPGA)进行复用,经并串转换、电光转换后通过光纤进行传输的设计方法,为了监测光线路通信质量情况,另设计了误码检测电路.     

基于FPGA的音视频通用开发平台多时钟源设计

讨论了构建FPGA音视频通用开发平台时需要提供多时钟的问题,分析比较了各种可能的解决方案。重点介绍和探讨了2款时钟发生器芯片,并给出了利用这2款芯片为FPGA音视频通用开发平台提供多个时钟的设计方案。最后讨论了时钟源设计时应注意的问题。     

无线光通信PPWM码的时隙时钟恢复和解调

提出了一种应用于无线光通信系统中的新型调制方式——PPWM（脉冲位置宽度调制）,并利用PPWM码的特性,设计了一种快速恢复时隙同步时钟的方法,同时给出了PPWM码的解调步骤。通过在QuartusII7.0平台的仿真,表明所设计的时隙时钟恢复方法能够在PPWM码的连零时隙保持稳定的同步时钟输出,解调方法能够有效完成解调。     

基于BUFGMUX与DCM的FPGA时钟电路设计

与ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFG-MUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。     

基于FPGA的参数化多路数据对齐器设计

在现场可编程门阵列器件(FPGA)的高速实时信号处理系统中,多路数据对齐器是常用的电路设计。介绍了一种运用硬件描述语言参数化方式设计的多通道数据对齐方法,首先缓存各路数据,然后依据数据特征检测同步标志信号并寄存地址,对齐后同步读出。将多路对齐逻辑隔离开来,通过设置不同的同步标志检测电路可以适应多种应用,结构简单、可扩展性强;最大限度减少数据丢失,保证数据连续性;同时解决了跨时钟域的问题。列举了对齐器的两种应用,并通过仿真验证和器件编程在线校验。     

高兼容性亚码元级激光通信/测距一体化系统

随着全社会的数字化转型,空天地一体化信息网络被迅速布局,对卫星间的多调制格式的高速相干光通信和高精度测距的需求愈加迫切。基于相干光通信,提出了一种低成本、低复杂度、高精度的通信/测距一体化系统,通过在相干光通信系统中间隔插入特定的测距数据帧,并利用改进的并行数字时钟恢复(CDR)算法,由其中的鉴相模块提取相位偏差信息,无需消耗额外的硬件资源即可实现高精度测距,由此满足卫星上低功耗、低重量和小尺寸的需求。此外,该系统可兼容不同相干光调制格式,包括OOK、BPSK和QPSK以及不同传输速率的相干光通信链路,体现出了高兼容性。提出的系统在现场可编程门阵列（FPGA）上进行实验验证,在625 Mbps和1 Gbps的BPSK信号下进行通信/测距实验。实验结果表明,码元持续时间为1.6 ns和1 ns,测距精度达到码元时长的2.25%和4.74%,测距精度分别为11 mm和14 mm,达到亚码元量级。通过所提出的通信/测距一体化系统,解决了现有测距系统通用性较差,复杂度较高的问题,提升了系统的灵活性。     

高速光通信系统时钟数据恢复模块

本文介绍了一个新研制的可用于高速光纤通信系统的时钟数据恢复模块。阐述了它的设计思想、工作原理及技术性能。目前实际制成的可用于565 Mbit/s或622 Mbit/s的模块体积为50×50×6(mm~3),功耗约1.8W。可以预计,只要在器件上作某些更换,亦可制成工作速率更高的时钟数据恢复模块。     

基于FPGA的光纤通信系统的设计与实现

光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA（Design Analyzer）、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

采用混码器降低码型效应的全光时钟提取技术的研究

为减少全光时钟提取中的码型效应,设计了混码器对注入数据脉冲进行预处理。理论分析表明,在时域上,混码器可以改变注入数据信号脉冲幅度的概率分布,减少零码;在频域上,混码器可以减少连续谱分量。实验证明混码器能使注入数据信号的脉冲幅度集中于最大值的二分之一处,并减少零码。理论计算和实验同时证明,使用路数更多的混码器,或将几个混码器级联使用,提取的时钟能得到更大的改善。实验中使用基于半导体光放大器（SOA）的注入锁模光纤激光器进行40GHz全光时钟提取,由码型效应导致的时钟信号的幅度波动和定时抖动得到了明品的抑制．使用混码器后提取的时钟信号的定时抖动均方根（Jitter RMS）小于2．4ps。     

利用光电振荡器实现10Gbit/s NRZ码时钟的直接提取和码型转换

本文所研究的光电振荡器（OEO）是一种高速光电混合环路,其振荡频率可以被锁定于外界信号的数据率,本文利用OEO首次实现10Gbit/s的非归零码（NRZ）时钟提取,获得了时间抖动小于0.4ps的时钟信号,测得OEO的注入锁定频率范围可达800kHz。实验中发现OEO中调制器的偏置电压对OEO的注入锁定范围有很大影响。合理控制OEO的工作条件,在进行时钟提取的同时,还可以实现NRZ码到RZ（归零）码的码型转化。将转换后的RZ码进行了160km传输,结果证明这种码型适合传输,该实验说明OEO可以用作不同码型光网络中间的码型转化节点。     

利用TOAD实现10 Gbit/s全光非归零码到归零码的转换

利用从非归零（NRZ）信号中全光提取的时钟，采用太赫兹光非对称解复用器（TOAD）实现了10 Gbit／s非归零码到归零（RZ）码的码型转换。非归零信号采用半导体光放大器（SOA）进行时钟分量增强并用平面波导阵列（AWG）滤出相应的伪归零（PRZ）信号，然后采用半导体光放大器注入锁模光纤环形激光器进行时钟提取，提取的时钟信号和待转换的非归零信号分别作为抽运光和探测光输入太赫兹光非对称解复用器，在其中进行码型转换。转换后输出的归零信号的质量仅由恢复的时钟信号和非归零信号的质量决定，受太赫兹光非对称解复用器中半导体光放大器增益恢复时间的影响极小。实验测得转换后的归零信号消光比为8．7dB，码型效应非常低，其光谱明显展宽．并且出现谱间隔为0．08nm的多峰结构，与10 Gbit／s的比特速率相对应。该方法对时钟信号的码型效应有一定的容忍度。     

基于相位插值器的可编程时钟与数据恢复电路设计

当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR电路进行建模,经过数学分析得到电路各部分模块的最佳增益系数作为配置参数。此外通过控制状态机的工作状态切换实现环路的快速锁定机制,极大地降低了环路锁定时间。基于SMIC 28 nm CMOS工艺,设计了一款数据输入范围在1.5 G~12.5 Gbit/s、参数可编程的PI-CDR电路,适用于8 B/10 B、PRBS的数据调制方式。经过后仿测试,电路最大可追踪1 250 ×10-6的频差,环路锁定时间小于151 ns。     

0.18 μm CMOS 10 Gb/s光接收机的单片集成数据再生电路

利用TSMC 0.18 μm CMOS工艺设计的,应用于光纤传输系统SDH STM-64速率级(10 Gb/s)的单片光接收机.该接收机包括限幅放大器、时钟恢复、数据判决电路.后仿真可工作在10 Gb/s速率上.该电路采用1.8 V电源电压,功耗500 mW,50 Ω负载上单端输出.摆幅340 mV,芯片面积1.968 mm×1.135 mm.