基于FPGA的CES时钟恢复算法实现研究

文章介绍了一种适用于硬件数字电路实现的时钟恢复算法,主要描述该算法的原理,并列出关键模块的实现方案。目前该方案已经在Altera的FPGA器件EP4CGX150DF27I7上实现。     

基于FPGA的高速时钟数据恢复电路的实现

介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法,消除了时钟切换产生的毛刺,弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204．8MHz的工作频率。同时,分析了决定该电路工作频率的主要因素,通过仿真验证使用EP3C10El44C7芯片最高工作频率可以达到400MHz。     

一种时钟恢复算法的FPGA实现

给出一种基于全数字接收机的加德纳时钟恢复算法的FPGA实现方法。首先分析了该算法的系统结构及论述各个模块的作用,然后简要给出每个模块的硬件实现方法,其次用MATLAB对该算法进行仿真并给出仿真结果,结果表明该算法是可行的,最后在ISE9.1环境下编写VerilogHDL代码和测试激励,用ModelSim对该算法进行硬件仿真验证。结果表明这种算法时钟抖动小,同步时间快,定时精度高,硬件实现比较简单。该成果已经成功运用在某项目中。     

FSO中多路语音数据复接的设计及实现

为了研究数据复接和分接,设计采用基于自由空间光通信系统的多路语音数据复接实现方案.该方案充分发挥了自由空间光通信技术的优势,利用现场可编程技术,结合了电话线传输系统,其中现场可编程门阵列控制模块由Verilog语言完成,且利用QUARTUSⅡ软件进行了仿真,达到提高信道利用率、扩大传输容量的结果.结果表明,该系统可传输...     

数字电视传输解码系统的同步恢复

介绍了利用ＦＰＧＡ开发系统实现３４Ｍｂ／ｓ数字电视传输设备中的同步恢复系统，并结合单元电路的特点说明了在ＦＰＧＡ设计过程中对电路进行约束的几种常用方法。     

基于FPGA的音视频通用开发平台多时钟源设计

讨论了构建FPGA音视频通用开发平台时需要提供多时钟的问题,分析比较了各种可能的解决方案。重点介绍和探讨了2款时钟发生器芯片,并给出了利用这2款芯片为FPGA音视频通用开发平台提供多个时钟的设计方案。最后讨论了时钟源设计时应注意的问题。     

多路PSK/FSK视频信号的光纤传输设计

介绍了多路PSK/FSK调制的视频信号经过A/D转换后,通过现场可编程门阵列(FPGA)进行复用,经并串转换、电光转换后通过光纤进行传输的设计方法,为了监测光线路通信质量情况,另设计了误码检测电路.     

无线光通信PPWM码的时隙时钟恢复和解调

提出了一种应用于无线光通信系统中的新型调制方式——PPWM（脉冲位置宽度调制）,并利用PPWM码的特性,设计了一种快速恢复时隙同步时钟的方法,同时给出了PPWM码的解调步骤。通过在QuartusII7.0平台的仿真,表明所设计的时隙时钟恢复方法能够在PPWM码的连零时隙保持稳定的同步时钟输出,解调方法能够有效完成解调。     

基于BUFGMUX与DCM的FPGA时钟电路设计

与ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFG-MUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。     

基于FPGA的参数化多路数据对齐器设计

在现场可编程门阵列器件(FPGA)的高速实时信号处理系统中,多路数据对齐器是常用的电路设计。介绍了一种运用硬件描述语言参数化方式设计的多通道数据对齐方法,首先缓存各路数据,然后依据数据特征检测同步标志信号并寄存地址,对齐后同步读出。将多路对齐逻辑隔离开来,通过设置不同的同步标志检测电路可以适应多种应用,结构简单、可扩展性强;最大限度减少数据丢失,保证数据连续性;同时解决了跨时钟域的问题。列举了对齐器的两种应用,并通过仿真验证和器件编程在线校验。     

高速光通信系统时钟数据恢复模块

本文介绍了一个新研制的可用于高速光纤通信系统的时钟数据恢复模块。阐述了它的设计思想、工作原理及技术性能。目前实际制成的可用于565 Mbit/s或622 Mbit/s的模块体积为50×50×6(mm~3),功耗约1.8W。可以预计,只要在器件上作某些更换,亦可制成工作速率更高的时钟数据恢复模块。     

恶化非归零码信号的全光时钟恢复

全光时钟提取结构应对输入信号的恶化程度有一定的容忍度.在一种半导体光放大器(SOA) 啁啾光纤布拉格光栅(CFBG) 受激布里渊散射(SBS)的方式实现非归零(NRZ)码信号的全光时钟提取结构中,半导体光放大器和啁啾光纤布拉格光栅共同作用实现了非归零码信号的时钟分量增强,基于受激布里渊散射的全光时钟提取结构提取出非归零码的光时钟信号.实验通过对不同恶化程度的非归零码信号的时钟提取比较发现,恶化信号的信噪比是影响光时钟提取的关键.输入非归零码信号的信噪比越差,光时钟信号光谱的噪声水平越高,提取出的光时钟信号的幅度越低.当时钟增强非归零码信号的时钟数据抑制比低于-10 dB时,无法实现非归零码信号的时钟提取.     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

基于DVI的时钟数据恢复电路设计

设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求.     

基于DVI的时钟数据恢复电路设计

设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求.     

Design and Performance of 155 Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs

This paper discusses the design and performance of all-digital clock and data recovery mechanisms integrated in low-cost PLDs. Two designs have been explored and analyzed, using data sampling systems with phase detection and decision logic to select either the most appropriate sample as the recovered data or the most appropriate phase as the recovered clock. These mechanisms have been implemented in low cost PLDs from two major manufacturers. These PLDs have been further heavily loaded with typical communications functions, and the performance of the clock/data recovery circuits has been analyzed. The results show that different architectures behave differently, and that internal noise can significantly impair the performance of the circuit for high operating frequencies. This poses large difficulties to the re-usage of these blocks as generic virtual components. Nevertheless their overall performance typically exceeds regular telecommunications requirements.Rui L. Aguiar concluded his Licenciatura, M.Sc. and his PhD at the University of Aveiro, Portugal, in the years of 1990, 1995 and 2001 respectively. He is currently a professor at the Universidade de Aveiro and a researcher at Instituto de Telecomunicações. He has published over 100 papers in national and international Journals and conferences in electronics and telecommunications systems and networks. He has been involved in several national and European projects and has been active in the technical committee of several conferences. His current main interests lie in communication circuits and systems, focusing especially in high complexity and strict timings problems.Mónica Figueiredo received the Licenciatura degree in Electrical Engineering from University of Coimbra, Portugal, and the M.Sc. degree in Electronics and Telecommunications Engineering from University of Aveiro, Portugal, in 1999 and 2003, respectively. Since 1999, she is an Assistant Lecturer in the Department of Electrical Engineering, Instituto Politécnico de Leiria, Portugal and a researcher at Instituto de Telecomunicações. Her research interests include PLL, DLL and synchronization systems.     

DVD写时钟恢复电路系统的设计与仿真

为了测量DVD的Jitter,需要知道刻录时钟。针对DVD特殊的数据格式NRZI,提出一个专用的时钟恢复系统,用于从读出的RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数学模型,并结合Simulink给出仿真结果。理论和实验证明,该系统既可作为测量DVD Jitter的硬件电路设计的参考,也可作为软件设计的工具。     

时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.     

时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.