一种实现2倍无源增益的噪声整形SAR ADC

设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容,以实现噪声整形,整体电路结构简单,有效提高了SAR ADC精度。此外,实现了2倍的无源增益,增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数,避免使用残差采样模块和多路比较器。仿真结果表明,设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下,有效位数达12.4位,功耗为459 μW。     

一种基于EF和CIFF的10 bit二阶噪声整形SAR ADC

设计了一种10 bit阶噪声整形的逐次逼近型模数转换器(NS-SAR ADC)。为了减小高精度SAR ADC中量化噪声的影响,该NS-SAR ADC采用了级联积分器前馈(CIFF)与误差反馈(EF)相结合的噪声整形方案。其中EF路径采用低增益动态放大器构成的无损积分架构,CIFF路径采用电压倍增的无源整形架构。它结合了CIFF与EF两种噪声整形架构的优点,具有更好的鲁棒性。电路采用TSMC 65 nm CMOS工艺设计,在电源电压为1.2 V、输入信号幅度为1 V、采样率为25 MHz的条件下,SNDR达到77.91 dB,带宽BW为1.562 5 MHz,功耗为465 μW。     

一种具有分段式DEM的二阶噪声整形SAR ADC北大核心

设计了一种具有分段式动态元件匹配(DEM)的高分辨率、低功耗噪声整形SAR ADC。该电路实现了具有无源增益的二阶噪声整形滤波器，从而增强了噪声整形能力。此外，提出了一种分段式动态元件匹配电路来解决由DAC电容失配引起的谐波失真问题，以进一步提高ADC的信噪失真比(SNDR)。仿真结果表明，在4 MS/s的采样速率和40倍过采样率(OSR)的情况下，所设计的噪声整形SAR ADC的信噪失真比达到91.1 dB。当电源电压为1.8 V时，该ADC的功耗仅为231μW,并实现了174.5 dB Schreier优值(FOM)。     

一种10位250 MS/s电荷域流水线ADC

提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。     

一种6倍无源增益低OSR低功耗的二阶NS SAR ADC

针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。     

一种流水线A/D转换器Multi-bit级增益误差校正方法

提出了一种用于流水线A/D转换器multi-bit级增益误差校正的方法及其实现方案.该方法应用改进冗余位结构,通过在其子DAC输出端引入伪随机信号测量级间增益;利用此估计值在后台进行增益误差补偿.为了验证设计,对12位流水线ADC进行系统模拟,当首级有效精度为3位,且相对增益误差为±2%时,经校正后,INL均为0.16 LSB,DNL分别为0.13 LSB和0.14LSB,SFDR和SNDR分别提高35 dB和16 dB.分析表明,该方法能有效补偿multi-bit级增益偏大或偏小的误差,进而实现增益误差校正,且不会降低ADC转换范围和增加额外的比较器.     

高性能低功耗SAR A/D转换器技术发展动态

基于国际公开发表的逐次逼近型A/D转换器(SAR ADC)技术论文,总结了不同架构下高性能SAR结构A/D转换器的技术特点。分析了SAR ADC中主要模块的关键技术,包括高速高线性采样开关技术、高速低功耗比较器技术、高速旁路SAR逻辑技术,以及相关技术在电路级实现时需要考虑的因素。针对SAR ADC的主要模块,介绍了近年来新技术的改进方法。这些高性能低功耗SAR ADC新技术及发展动态的综述对设计者可提供有益的帮助。     

甚低功耗15Ms/s逐次逼近型ADC的设计实现

采用一种新颖的甚低功耗SAR ADC结构技术,基于SMIC 0.18μm CMOS工艺,设计实现了一个8bit、15Ms/s SAR ADC的芯片电路.该ADC利用电荷分享技术实现数据的采样/保持和逐次逼近转换过程,同时采用了异步时序控制技术代替传统的同步时序控制方式,对SAR控制逻辑进行优化设计,使其在功耗和速度方面都达到优良的性能.仿真结果显示该ADC能在15Ms/s的采样率下正常工作,平均功耗仅为518μW,整体性能优值FOM值达到了0.18pJ/Cony,远低于传统结构.     

一种高性能Σ-Δ A/D转换器的设计

对于传统的Σ-Δ A/D转换器(ADC),其信噪比(SNR)随输入信号强度的减小而降低.文章根据自适应理论提出了一种自适应Σ-Δ ADC的解决方案及相应的电路实现.该电路设计充分考虑了在电路实现中误差的存在,给出了误差自校正电路.仿真结果表明,这种自适应Σ-Δ ADC的SNR几乎与输入信号的强度无关.     

用于14位1.25 GS/s ADC的跨导运算放大器

设计了一种用于14位1.25 GS/s 流水线ADC的全差分的跨导运算放大器(OTA)。采用带正反馈和增益自举电路的套筒式两级混合密勒补偿结构,并在传统密勒补偿结构基础上增加了带一组调零电阻的辅助密勒补偿结构。这两种补偿结构使得频率补偿更加灵活。对OTA的零极点进行理论分析和整体传递函数解析,再进行传递函数重构,进而实现了高增益、大带宽和高相位裕度。仿真结果表明,该OTA的增益带宽积大于17 GHz,开环增益大于94 dB。该OTA完全满足14位1.25 GS/s流水线ADC的性能要求。