基于电荷泵实现的模糊控制器去模糊电路设计

设计了一种新型的模糊控制器去模糊电路单元.该电路由Gilbert乘法器、比较器和一个简单电荷泵电路组成,通过负反馈回路,自动调节电荷泵电路的输出电压,实现对输入的模糊控制规则激活度电压的归一化运算,进而完成重心法去模糊.采用无锡上华(CSMC)0.6 μm混合信号工艺,进行了归一化运算电路试验芯片的流水制作.测试结果表明,该电路可以用于去模糊运算.     

一种面向可容错应用的低功耗SRAM架构

提出了一种面向可容错应用的低功耗SRAM架构。通过对输入数据进行预编码,提出的SRAM架构实现了以较小的精度损失降低SRAM电路功耗。设计了一种单端的8管SRAM单元。该8管单元采用读缓冲结构,提升了读稳定性。采用打破反馈环技术,提升了写能力。以该8管单元作为存储单元的近似SRAM电路能够在超低压下稳定工作。在40 nm CMOS工艺下对电路进行仿真。结果表明,该8管单元具有良好的稳定性和极低的功耗。因此,以该8管单元作为存储单元的近似SRAM电路具有非常低的功耗。在0.5 V电源电压和相同工作频率下,该近似SRAM电路的功耗比采用传统6管单元的SRAM电路功耗降低了59.86%。     

CMOS四象限乘法器的精确设计

本文提出了一种新型CMOS四象限乘法器,它基于MOSFET的电流-电压平方律模型,采用电压比例电路及四管单元乘法电路使乘法器能精确完成乘法运算。该乘法器的电路结构简单、精确度高及实现四象限相乘的特点,使之在CMOS通信集成电路,信号处理及运算电子系统中有广阔的应用前景。文中对电路的结构进行了详细分析和设计,并给出了HSPICE-Ⅱ模拟结果。     

基于Loeffler算法的2-D DCT IP软核设计

提出一种基于Loeffler算法的2-D DCT IP软核设计方法.用移位和加法运算代替乘法运算.为减少芯片占用面积,对乘法系数采用CSD编码,1-D DCT复用技术;为提高电路的速度,采用流水线结构,优化转置矩阵.基于上述算法,设计了用Verilog HDL语言描述的IP软核.对软核进行了编译、综合、布局布线和后仿真,验证了算法的正确性.实验结果显示最高工作频率可以达到139.43MHz,能够满足视频图像压缩的实时性要求.     

二维DCT快速算法及硬件实现

提出了一种二维DCT快速算法的FPGA实现结构,采用快速算法将二维DCT分解成一维DCT的两次运算,其中一维DCT采用并行的流水线结构,提高电路的数据吞吐率和运算速度,通过系数矩阵的简化和蝶形运算结构的等价减少乘法器的消耗。提出了一种高效的矩阵转置实现方法,一个时钟可以完成8个数据读写。实验结果验证了二维DCT核设计功能和时序的正确性,最高可工作在110MHz,可用于基于DCT压缩的实时图像处理。     

基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗.自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压.本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4％,11.3％,10.4％和11.6％.     

一种宽输入范围CMOS模拟乘法器的优化设计

设计了一种基于CMOS工艺设计的宽输入范围的Gilbert单元乘法器.通过在乘法器的输入端加入有源衰减器和电位平移电路,增大了乘法器的输入范围(±4 V).该乘法器采用TSMC 0.35 μm的CMOS工艺进行设计,并用HSpice仿真器对电路进行了仿真,得到了电源电压为±4 V,以及线性电压输入范围为±4 V时,非线性误差小于1.0%,乘法运算误差小于0.3%,x输入端的-3 dB带宽为470 MHz,y输入端的-3 dB带宽为4.20 GHz的良好结果,整个乘法器电路的功耗为2.82 mW.     

一种基于自举电路的可调恒压恒流源设计

介绍了一种基于自举电路的可调恒压恒流源的设计.解决了使用普通运算放大器调整较高输出电压的问题.在输出电压在较大范围变化时,通过自举的方法保证运算放大器的供电电压不变,并且能够对输出电压和电流进行有效地调整,实现了0~30V的电压输出和0~1A的电流输出.     

二维DCT快速算法及FPGA实现

本文提出了一种二维OCT快速算法的FPGA实现结构,采用行列快速算法将二维DCT分解成两个一维DCT实现,其中一维DCT借鉴Loeffler DCT算法,采用并行的流水线结构,提高电路的数据吞吐率和运算速度,通过系数矩阵的简化和蝶形运算结构的等价减少乘法器的消耗,一维DCT核消耗16个乘法器.转置RAM采用8片双口RAM,一个时钟可以完成 8个数据读写.实验结果验证了二维DCT核设计的正确性,该电路结构消耗资源少,布线简单,功耗小,适合图像的实时处理.     

AVC/H.264整数离散余弦变换及反变换的结构设计

根据AVC/H.264标准中提出的整数离散余弦变换(DCT)及其反变换(iDCT)算法,旨在给出一种能够同时实现4×4,8×8 DCT/IdCT和Hadamard变换的设计方法.设计中充分利用DCT和iDCT的相似性和算法对称性,用高度并行结构来加快处理速度.采用一维DCT/iDCT单元复用的方式实现二维DCT/iDCT运算,同时提出实现设计的全定制实现方法,对全定制实现此设计进行初步布局规划.     

基于软件预处理的空间光调制器驱动电路研制

研制了一套基于软件预处理的多量子阱空间光调制器驱动电路.针对不同的多量子阱空间光调制器,软件预处理单元根据其反射特性,拟合出它的反射谱线.根据反射谱线产生相应的光电转换控制信号,增强了该驱动电路的通用性,降低了驱动电路的复杂性.改进一次扫描的方式,采用先粗扫再细扫的二次扫描方式,在保证扫描速度及分辨率的同时,有效降低了单元像素驱动电路的面积.SPICE仿真结果和芯片测试结果均证明,驱动电路芯片工作良好,驱动电压输出摆幅为0～VDD.驱动电压分辨率可达256级.总之,所设计的驱动电路满足空间光调制器的需求.     

面向扩频通信的可重构阵列电路研究

传统的可重构电路主要由细粒度数据处理单元组成,但是其实现的运算功能单一,且布线复杂,限制了可重构SoC电路的通用性和灵活性.针对以上问题,根据通信领域基带信号处理的运算特点,设计了一种新型可重构阵列电路,可作为运算模块嵌入可重构SoC,此阵列由粗粒度数据处理单元构成的细胞互联组成.针对基带信号数据位宽多样的特点,细胞可重构实现多种算子.通过在阵列中每个细胞内部都嵌入独立配置存储器,采用并行数据配置电路的方式,以降低阵列的重构时间开销,实现整个阵列的快速重构.以伪码捕获为例,对设计的电路进行仿真.结果显示,设计的结构布线方法简单、通用性及灵活性强.     

1 024×1 024 AlGaN紫外焦平面读出电路的超低功耗设计

提出了一种新型的超低功耗读出电路用于18 μm中心距1 024×1 024面阵规模的AlGaN紫外焦平面。为了实现低功耗设计紫外焦平面读出电路,采用了三种设计方法,包括:电容反馈跨阻放大器CTIA结构采用工作在亚阈值区的单端输入运算放大器,列像素源随缓冲器和电平移位电路共用同一个电流源负载以及列级缓冲器的分时尾电流源设计。由于像素单元内CTIA采用了单端输入运算放大器,在3.3 V供电电压下,每个像素单元最小工作电流仅8.5 nA。该读出电路设计了可调偏置电流电路使读出电路能得到更好的性能并基于SMIC 0.18 μm 1P6M混合信号工艺平台进行了设计制造。测试结果表明:由于采用了上述设计方法,整个芯片的功耗在2 MHz时钟8路输出模式下仅67.3 mW。     

基于NEDA算法的二维DCT硬件加速器的设计实现

应用二维DCT的图像压缩系统,DCT的运算量较大,为了突破该瓶颈,设计了基于NEDA算法的DCT硬件加速器,该设计方案采用移位相加代替乘法运算,并用RAM代替ROM,有效地节省了硬件资源.给出了Verilog仿真结果,结果表明该加速器可以在使用资源非常少的情况下,正确地实现二维DCT运算,适合于各种视频图像压缩方面的应用.     

一种12位D/A转换器的技术研究

介绍了一种12位带内基准的电压输出型D/A转换器的电路实现原理、线路设计及其制作工艺特点.通过采用优化设计的R-2R电阻开关网络、温度补偿齐纳基准源和带JFET输入级的输出运算放大器等模拟电路单元,基于一种P阱5 μm LC2MOS工艺,研制出该12位D/A转换器.它具有转换精度高、线性及微分误差小、功耗低、转换速度快、使用方便等优点.     

一种用于三维图像压缩的3D DCT硬件结构

设计实现了一种用于多视点三维图像压缩的三维离散余弦变换(3D DCT)。该电路结构需要3N^2／2个乘法器和5N^2／2 7N／2个加法器来实现NxNxN点DCT运算。为了提高系统处理效率，电路采用了流水线结构，数据吞吐率为N点每周期。整个电路采用模块化的设计方法，并用Verilog硬件描述语言对所设计电路的功能进行了仿真验证。     

基于汽车环境的带隙基准电压源的设计

比较了传统带运算放大器的带隙基准电压源电路与采用曲率补偿技术的改进电路,设计了一种适合汽车电子使用的带隙基准电压源,该设计电路基于上海贝岭2μm 40V bipolar工艺,采用一阶曲率补偿技术,充分考虑了汽车空间有限,温差大,噪声多的环境特点,没有使用运放,避免其复杂的结构以及所引起的失调,因此降低了电路成本并改善性能,设计中还引入了启动电路,大大降低了附加功耗.用Cadence Spectre对电路仿真,结果表明,电路温度特性好,抗干扰能力强,有较高的电源抑制比(PSRR),达到预期指标.     

一款高精度低功耗电压基准的设计与实现

设计了一款高输出电压情况下的高精度低功耗电压基准电路.电路采用了比例采样负反馈结构达到较高和可控的输出电压,并利用曲率补偿电路极大地减小了输出电压的温度系数.针对较宽输入电压范围内的超低线性调整率规格,给出了多级带隙级联的电路结构.针对功耗和超低负载调整率的问题,电路采用了基于运算放大器的限流模式和内置大尺寸横向扩散金属氧化物半导体(LDMOS)晶体管的设计.该电路在CSMC 0.25 μm高压BCD工艺条件下进行设计、仿真和流片,测试结果表明,该电压基准输出电压为3.3V,温度系数为19.4×10-6/℃,线性调整率为5.6 μV/V,负载调整率为23.3 μV/V,工作电流为45 μA.     

低功耗异步LDPC解码器运算通路设计

本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.     

基于UC3843的48V开关稳压电源设计

基于UC3843设计的48伏开关电源,采用电流、电压双闭环控制,电路外部元件少,高效、节能,可进行精确的占空比控制,增益高、成本低.本设计反馈电路由集成稳压源和光电耦合器组成,可对输出电压进行精确控制,同时光电耦合器可起到输入与输出回路隔离作用,电路更加安全、稳定.通过电路原理仿真,对各单元电路进行调试,证明方案可行.并完成了实际硬件电路的制作,经过测试,电路参数达到了设计要求.