结构化LDPC码的改进比特翻转译码算法

为提高结构化低密度奇偶校验码的硬判决比特翻转译码算法的性能,提出了一种极低复杂度的改进比特翻转译码算法.该算法利用信道输出序列的幅度将硬判决比特分成两组,在每轮迭代中,利用两个译码门限对多个比特进行翻转,降低了每次翻转比特时发生错误的概率,在加快译码收敛速度的同时实现了译码性能的提高;并且该算法仅在迭代前需要实数运算,而在每轮迭代中只需逻辑运算即可,复杂度极低.仿真结果表明,该算法以极低的复杂度获得了较快的译码收敛速度和优异的译码性能.     

面向MLC闪存的比特翻转译码算法研究

针对寄生耦合电容效应导致闪存相邻多级单元(multi-level-cell,MLC)的阈值电压失真而产生的存储数据错误问题,本文提出了一种适用于MLC闪存系统的改进比特翻转译码算法。在分析MLC闪存发生错误原因的基础上,利用蒙特卡罗仿真方法计算相邻MLC闪存阈值电压分布的重叠区域来确定阈值电压对应存储比特的可靠性,借助存储比特的可靠性度量设计了MLC闪存的比特翻转规则。仿真结果表明,耦合强度系数s=1. 8与感知精度分别为p=3和p=4时,相比于原有MLC闪存比特翻转译码算法,所提出MLC闪存比特翻转译码算法的译码性能提升了81%和91%,并且译码的平均迭代次数减少了9. 8%和21%。     

一种有效的FG-LDPC译码方法

基于有限几何低密度奇偶校验码（FG-LDPC）译码性能、复杂度和时延，提出了一种混合比特翻转（BF）和大数逻辑译码（MLG）的译码方法。在比特翻转译码过程中，一种有效度量相关校验可靠性的方法被提出。经过BF迭代译码后，再由MLG译码。译码过程不涉及浮点运算，降低了复杂度，减小时延。仿真表明新的译码方法比原有加权比特翻转（WBF）算法性能提高了0.3dB。     

低复杂度极化码SCL译码算法

极化码的串行抵消列表(SCL)译码的逐次逐比特进行判决过程与路径度量值的计算筛选过程是整个译码系统复杂度与延迟的主要来源.在分析现有SCL及多比特判决译码的优缺点基础上,针对SCL译码造成的译码系统复杂度高和延时大的问题,将每组多比特码字(多个独立信道)视作一个整体,并在译码时通过信道合成构造为一个虚拟多比特信道,从而可以对多比特码字进行同步传输并根据信道递归公式进行同步判决译码.由此基于SCL译码的码树构造提出一种构造多比特虚拟信道的SCL译码算法,并结合设置译码码树节点阈值减少码树节点分裂次数的方法进一步增强了上述算法.在AWGN信道下的分别对虚拟2、4和8比特信道SCL译码的误码率及误帧率性能进行仿真.仿真结果表明在虚拟8比特信道情况下,预设阈值S=30时的译码性能接近传统SCL算法,且总历经节点数降低了63.7%,总加法次数是8比特同时判决译码算法的17%.此算法降低了译码算法的计算复杂度及硬件存储复杂度,更适合于硬件实现,具有一定的实用价值.     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖...     

二元BCH码译码器伴随式矩阵检错算法的优化与检错器的设计

根据译码器接受码字的伴随式来构造伴随式矩阵,利用伴随式矩阵的可逆性来检错接受码字的实际错误个数λ,使得实际中当接受码字有λ(λ≤t)比特出错时,译码时只需迭代2λ次就可以得到错位多项式,这样对于每一个码字可以减少迭代次数2(t-λ),而对于一段消息来说,大大地减少了迭代次数。这里通过对二元BCH译码器伴随式矩阵检错算法的优化,在译码器中增加一个检错模块用于检错通信信号中的实际错误比特数,可以大幅减少译码的迭代次数,提高译码速度,提高通信质量和效率。     

Turbo-DFH迭代译码算法

针对Turbo-DFH系统的特点,提出了修改的SOVA算法,用于迭代译码过程中子译码器软输出的计算。在AWGN信道下,对Turbo-DFH系统的性能进行了计算机仿真。仿真结果表明Turbo-DFH系统的误比特率性能比采用维特比检测算法的传统DFH系统有明显改善。     

分组码级联极化码

为提升极化码译码性能,提出一种级联极化码方案．采用经典分组码作为外码,极化码作为内码．选择所在子信道置信度较低的信息比特进行外码编码,将编码产生的校验比特放置在置信度最高的几个子信道位置上,再将这些校验比特与要传输的信息比特一起进行极化码编码．利用外码产生的校验比特有效地提升了极化码的译码性能．同时给出修正的连续删除列表译码算法,在原始的连续删除列表译码器译码结束后,将译码器列表中每一条译码结果所包含的校验比特分别进行校验,选择正确率最高且可通过校验的一条译码结果作为最终输出．仿真结果显示,在码长为128、误帧率为10^-2时,与循环冗余校验辅助的极化码方案相比,级联极化码方案有0.25dB的增益．     

简单高效的LDPC码加权比特翻转译码算法

现有的两种低密度奇偶校验(LDPC)码加权比特翻转(WBF)译码算法虽然具有较低的实现复杂度,但纠错性能并不理想。该文基于对两种WBF算法的物理意义和它们之间内在联系的详细理论分析,提出一种可靠度外信息修正(ERA)方案。该方案显著提高了现有两种低复杂度译码算法校验方程可靠度的准确性,进而提高了翻转效率。仿真结果表明,在AWGN信道条件下,ERA方案能显著提高现有两种WBF算法的译码性能,获得显著译码增益,从而实现了译码复杂度和性能间的良好折中。     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

Low complexity decoding algorithm for LDPC codes and design of key circuits

Parallel Weighted Bit Flipping(PWBF) can achieve a good decoding performance. However, it is hard for the hardware design and implementation because of the high complexity of its bit-chosen mechanism. By improving the bit-chosen mechanism in PWBF, a low-complexity decoding algorithm is proposed in this paper. Especially, in each iteration step of decoding, after the metric value of every bit is updated, several bits with the largest metric values are flipped. Furthermore, the optimized circuits with low complexity are provided for the critical modules of the proposed algorithm. Compared with the PWBF algorithm, the complexity of LDPC decoders is greatly decreased by use of the proposed algorithm and the optimized circuits.     

基于微处理器核的AAC解码软硬件协同优化

为了降低硬件成本和在较低频率下实现基于精简指令集计算机（reduced instruction set computer, RISC）处理器的先进音频编码（advanced audio coding，AAC），提出了一种软硬件协同优化策略，通过对解码关键子模块进行分析，从比特流解码、解码运算部分、播放控制3个方面来实现软件算法的优化，从而加快音频解码速度，减少存储空间，并根据优化结果对嵌入式RISC微处理器核进行配置.在现场可编程门阵列（field programmable gate array, FPGA）验证平台上实现了对128 kbps，44.1 kHz双声道AAC 低复杂度框架（low complexity profile, LC）的实时解码，运算量为25.51 MIPS，优化率为48.9%.     

Successive cancellation multibit-flipping decoding algorithm for polar codes

The investigation of the probability of error bits in a codeword shows that single-bit errors and 2-bit errors are main reasons that influence the decoding performance of polar codes with a short or moderate blocklength. Based on the statistical analysis of the error bits, a successive cancellation(SC) multibit-flipping decoding algorithm is proposed. Compared with the SC single-bit-flipping decoding, the proposed scheme can obtain better performance gains for polar codes with a short blocklength. Compared with the SC list decoding by exploring multiple paths simultaneously, the proposed scheme has a lower space complexity. Moreover, the decoding complexity of the proposed decoding algorithm decreases as the signal to noise ratio(SNR) increases. Simulation shows that for polar codes with a short or moderate blocklength, the performance of the proposed decoder can approach that of the SC list decoding with lower decoding complexity in high SNR regions.     

高速层进式Nand Flash差错控制编码

提出了一种高层进式NAND Flash纠错算法,以增加NAND Flash的读写速度。由于加工工艺的局限性,在NAND Flash控制器设计的时候应具有处理存储数据出错的功能,但是还要保持一定的纠错速度。本文在分析常用的ECC算法的基础上,提出了一种加速BCH编码算法,并设计了一个可纠四位错的NAND Flash控制器。     

低复杂度和低译码时延TPC迭代译码算法

现有的TPC串行迭代译码结构复杂度相对较高,译码时延较大,而低译码延时的Argon并行迭代译码结构则与串行结构相比有一定的性能损失。针对这些问题,本文提出了一种并行改进迭代译码结构。使用该改进并行迭代译码结构能够达到和串行结构相同的译码性能,并且译码时延降低为串行结构的一半。为了进一步降低译码复杂度和译码时延,在低可信度码元的搜索,候选码字欧氏距离的计算以及似然码字和竞争码字的搜索方面进一步作了优化。其中在欧氏距离的计算中采用格雷编码的测试图样,较大的减少了译码复杂度。最后完成了TPC译码并行改进结构的硬件实现,实测表明4次迭代的TPC译码器可以达到28Mbps的译码速度。     

结合LT码的自适应解调最优解调门限的研究

自适应解调是一种新的传输速率自适应方案,一般都需要结合无率码来使用,以解决解调中的比特删除问题。一种自适应解调方案是计算已调制符号中比特的对数似然比,与预设的解调门限相比较来决定是否解调该比特。解调门限决定了调制的阶数,并对无率码的译码性能有较大影响。文章对结合LT码的自适应解调中解调门限的设置进行研究,找到最优的解调门限。仿真结果表明,在最优门限下,可获得最低的误码率,或者获得最高的传输效率。     

基于布谷鸟搜索算法的用户选择和干扰对齐

为了实现蜂窝系统中单小区边缘用户正常通信,减少相邻小区间多个边缘用户对本小区边缘用户造成的干扰,提出了一种基于布谷鸟搜索算法的用户选择和干扰对齐算法。该算法首先用布谷鸟搜索算法对小区边缘用户进行选择,接着采用干扰对齐方法消除相邻小区间的干扰,最后通过预编码和基于最小均方差（MMSE）译码方法消除小区内用户间的干扰。该布谷鸟搜索算法与快速排序搜索算法相比具有更低的时间复杂度。数值分析表明与基于迫零算法的译码方法相比,该译码方法能够提高系统容量2 b·s-1·Hz-2,改善误码率4 dB。