低功耗管理特性让Mobile RAM受欢迎

尽管Flash作为非易失性存储能满足特定的存储需求,但相对SDRAM它的成本更高,并且需要更长的存取时间.Mobile RAM是SDRAM的扩展产品,得益于工艺的进步和特殊的芯片设计,与同等密度的标准SDRAM相比,Mobile RAM提供了更低的工作电压、工作电流和待机电流,低功耗架构设计可通过温度补偿自刷新(TCSR)和有效存储空间部分阵列自刷新(PASR)两种方式,进一步降低在自刷新模式下的电流,耗电量可节省80%.Mobile RAM可以取代NOR Flash运行操作系统和应用软件,或者部分代替NAND Flash的数据存储功能.     

基于FPGA的SDRAM读写双口控制器设计

在研究了SDRAM工作特性的基础上,提出了利用FPGA将单片SDRAM作为乒乓RAM的双口接口设计。采用ALTERA公司的EP1C6Q240C8和HYNIX的HY57V161610DTC-8，将FPGA作为主控制器，并在其中配置两块删分别作为SDRAM的输入、输出缓冲区。前者接收外设慢速数据流，经处理后写入到SDRAM，后者读取SDRAM中数据,为外围高速设备提供高速数据流。高速数据流按自定义数据包间续发送，在此问隔中执行慢速数据流写入SDRAM和自动刷新SDRAM的操作。     

TMS320VC5509的片外扩展存储系统设计

介绍了利用IS42S16400A同步动态RAM(SDRAM)扩展TMS320VC5509DSP系统外部存储空间的设计方法.在研究了IS42S16400A的工作特性和C5509EMIF(External Memory Interface)性能的基础上,详细讨论了配置EMIF访问SDRAM的步骤、SDRAM的初始化和自动刷新.随后讲述了EMIF对SDRAM的控制,分别给出了各种控制命令与EMIF引脚的对应关系、命令的实现过程,并具体介绍了C5509与IS42S16400A硬件接口的实现和相应的寄存器配置程序.     

C8051F35X单片机内部Flash存储器的擦写方法

为避免在程序运行时向单片机内置的Flash写入数据导致复位,采用调用镇定与关键码的操作方法对C8051F35X型单片机的Flash进行擦除、写入和读取操作,并提供程序范例.该方法无需任何接口电路,使用方便,成本低且安全可靠.此方法已应用于包装机控制器,实现包装参数的保存和修改,效果良好.     

基于AVR单片机Mega16的电子时钟设计

Mega16是一款采用先进RISC精简指令,内置A/D的8位单片机,可支持低电压联机Flash和EEPROM写入功能;同时还支持Basic和C等高级语言编程.用它设计电子时钟不仅成本低,硬件简单,而且很容易实现系统移植.介绍了如何利用AVR系列单片机Mega16及1602字符液晶来设计电子时钟的方法,同时给出了相应的电路原理及部分语言程序.     

基于闪存的DSP并行引导装载实现

在设计DSP 系统的时候,考虑到 DSP 片上没有充足的存储空间,而且 DSP 在掉电之后无法保存 RAM 中的程序,通常的方法就是外扩闪存芯片。文章介绍了在 TMS320VC54x 的环境下对闪存Am29LV160DB Flash 进行程序烧写,并且实现了 TMS320C54x 上电后用户程序并行引导装载。     

基于EDMA的TMS320C6713片外Flash自举引导

在基于DSP的系统设计中,为了保证掉电时程序不丢失,总是将程序保存在非易失性存储器中,以便系统在上电复位时可将其引导到DSP内部的RAM中执行.以TI公司的TMS320C6713浮点DSP和AMD公司的AM29LV040 Flash存储器为例,通过JTAG加载来设计一个完整的自举引导方案.着重描述了引导引脚以及相关寄存器的设置,分析了采用EDMA传输方式将代码从Flash复制到DSP的过程,并对引导程序给出基于汇编语言的代码实现.工程实践证明,该设计方案是可行、有效的.     

基于CPLD的SDRAM控制器

高速数据采集卡设计中需要大容量的存储单元,静态存储器无法满足容量要求,故选用同步动态存储器(SI)RAM)为该数据采集系统的存储单元。通过VIIDL语言描述电路,设计了基于CPL,D的SDRAM控制器,从而简化了主机对SDRAM的读写及其相关操作。SDRAM控制器设计采用自顶向下模块化的设计方法,共分为四个模块：SDRAM控制器顶层模块、控制接口模块、命令模块和数据通路模块,SDRAM控制器顶层模块初始化并把其余三个模块有机地结合起来。测试结果证明设计的SDRAM控制器成功地实现了对SDRAM的读写操作,地址、数据、控制信号时序匹配,满足了系统设计要求。     

TMS320C55x系列DSP与SDRAM接口的设计

DSP芯片有限的片内存储器容量往往不能满足嵌入式系统的应用需求,本文介绍了使用同步动态RAM（SDRAM）扩展TMS320C55x系列DSP外部存储空间的方法,给出了SDRAM各个时序参数的计算方法、EMIF配置程序和接口的性能,并设计了基于MT48LC2M3282P-5存储芯片的接口实现方案。     

TMS320C6701 DSP的程序引导方法及编程实现

在简要介绍TMS320C6701 DSP常用的程序引导方法的基础上,重点介绍了TMS320C6701DSP程序的ROM引导方法的原理、编译链接时命令文件的编写,以及将编译链接后得到的COFF文件格式转换成DSP外围ROM芯片识别的十六进制文件格式所需的命令文件的编写。在实际工程应用中,以实现TMS320C6701 DSP系统的Flash程序引导为目的,分析了Flash存储器的读写操作,编写了完整DSP Flash引导的程序,成功地实现了TMS320C6701 DSP程序的Flash引导方法,证明了该引导方法的可行性和有效性。     

新型嵌入式BeNOR结构Flash存贮器

提出了一种能根据嵌入式应用系统容量的不同而灵活选择字节擦除和块擦除两种不同擦除模式的BeNOR阵列结构,该结构采用沟道热电子注入进行"写"操作,采用分离电压法负栅压源极F-N隧道效应进行擦除.对分离电压法负栅压源极F-N隧道效应擦除的研究表明,采用源极电压为5V,栅极电压为-10V的擦除条件,不仅能很好地控制擦除后的阈值电压,而且当字线宽度小于等于64时,源极电压导致的串扰效应能得到很好的抑制.研究表明该结构具有编程速度高、读取速度高、可靠性高及系统应用灵活的特点,非常适宜于在1M位以下的嵌入式系统中应用.     

SDRAM控制器简易化设计

SDRAM存储芯片拥有快速读写的性能,可以应用以回波模拟系统作为数据高速缓存器。SDRAM芯片是由SDRAM控制器控制的,SDRAM控制器有严格的控制时序和工作状态,可以使用有限状态机理论和VerilogHDL语言对FPGA进行模块化开发设计。笔者基于FPGA给出了一种SDRAM控制器简易化设计方法,实验结果表明该方法简化了SDRAM控制器的设计。     

基于FPGA的微型数字存储系统设计

详细介绍基于FPGA的微型数字存储系统的设计,该系统利用FPGA对Flash存储器进行读、写、擦除等操作．并将写入的数据通过计算机USB接口读入上位机,以此实现数据读出、显示等功能。该系统选用FPGA作为Flash的主控制器,数据传输时一次传送8位（一个字节）或更多,USB接口通信是基于CY7C68013实现的,其控制逻辑主要也是由FPGA实现。该系统设计利用FPGA硬件逻辑编程,可方便灵活地实现高速、大容量Flash程序编写．且USB接口高速传输,支持热插拔,成本低,应用广泛。     

一种新的基于TMS320C6000 DSP的Flash引导自启动方法

DSP的Flash引导启动已被广泛运用。针对传统方法用两个项目文件分别完成应用程序的调试和程序代码的烧写问题,提出了一种在一个项目文件中去完成应用程序的调试和程序代码的烧写方法。方案中,运用了在上电复位时DSP可以由EMIF引导自动搬移CE1起始地址1 kbyte到地址0x00的思想,解决了存放在Flash中的Bootloader引导程序复制到DSP的内部RAM起始地址去执行的问题,实现了由Bootloader引导程序从Flash中加载应用程序的功能,完成了DSP的Flash引导启动。实验结果表明,所提出的方案可靠、方便。     

基于FPGA的SPI Flash控制器的设计与实现

传统的Flash读写是通过CPU软件编程实现,其读写速度较慢,且占用CPU资源,另外由于Flash芯片本身功能指令较多,使得对芯片进行直接操作变得非常困难。本文提出一个基于FPGA的SPI Flash读写硬件实现方案,该方案利用硬件对SPI Flash进行控制,能够非常方便地完成Flash的读写、擦除、刷新及预充电等操作,同时编写的SPI Flash控制器IP核能够进行移植和复用,作为SOC芯片的功能模块。SPI Flash控制器采用VHDL语言进行编写,在Modelsim 6.5g上通过功能仿真,并且在XUPV5-LX110T FPGA开发板上通过硬件测试,实现结果表明方案的可行性。     

用软件实现DS1820的CRC校验

DS1820是采用单总线协议的数字温度传感器,其内部自带有循环冗余码CRC（Cyclic Redundancy Code）硬件发生电路,但实际使用时,许多人为了避免整个程序的复杂性,往往忽略了此功能。本文详细介绍了用两种不同的软件方法编程实现其只读存储器（ROM）和读写存储器（RAM）的CRC校验。     

一种高效流水低存储的JPEG2000编码芯片设计

该文提出了一种高效流水低存储的JPEG2000编码芯片的设计方案。该方案通过采用双缓存的小波系数存储结构,预速率控制方法,Tier2中的RD斜率值的字节表示,以减少片上存储器;对离散小波变换,算术编码和位平面编码使用高度并行流水等设计结构以提高编码单元电路速度;字节地址空间的RD斜率值搜索提高了Tier2的打包速度;对系统实现中的时钟分配,色度转换,帧存储器控制进行了优化设计。基于该设计方案的整个编码芯片已通过FPGA验证,主要性能参数:小波类型为5/3,支持最大Tile为256256,最大图像40964096,码块为3232,系统采样率在Tier1工作时钟为100MHz时可达45Msamples/s,压缩图像与JASPER在压缩20倍时相比均小于0.5dB,在SMIC.25库综合下,等效门为10.9万,片上RAM为862kb。     

PMD自适应补偿控制模块自启动的实现

为解决偏振模色散自适应补偿控制模块的自启动问题,提出了一种使用ROM引导、完全利用C语言进行程序烧写的自启动方案。首先分析了该模块的自启动过程,其次进行了自启动的硬件接口设计,最后重点介绍了自启动的C语言编程过程,给出了自启动的C语言源程序、cmd文件和Fl ash烧写流程图。