多标准视频解码可重构分像素插值结构设计

在各类高清视频解码过程中,分像素插值是计算最为密集的处理环节之一.针对已有分像素插值结构在兼顾性能与灵活性方面所存在的不足,提出一种适用于多标准视频解码处理的可重构分像素插值结构设计.通过分析不同标准的插值计算模式之间的共性与差异,提出一种新型可重构并串混合滤波结构,其中的数据传输通路、输入/输出数据模式以及滤波计算单元均可进行动态配置,能够支持包括VC-1,H.264/263,AVS和MPEG-1/2/4在内的多种视频标准.实验结果表明,该设计能够完成多标准实时HDTV 1080 p(1920x1088@30 fps)视频解码;同已有工作相比,该设计在同等硅片资源下能够支持更多高清视频编解码标准.该设计目前已实际应用在一款多媒体SoC芯片中.     

H.264/AVC解码芯片验证系统及验证策略

H.264/AVC视频编码标准是目前应用广泛的视频压缩标准,具有压缩比高、算法复杂等特点,给视频解码系统的设计和验证带来了挑战。文中基于一款H.264/AVC解码芯片架构,针对H.264/AVC视频解码系统的复杂性,构建了验证系统,提出多形式、分层次的验证策略,在解码芯片设计实现的各个阶段实施验证。根据RTL虚拟仿真、FPGA原型和后仿真等验证手段的特点,分别规划不同阶段的测试激励,形成基于H.264/AVC解码芯片的验证项策划,对类似H.264/AVC解码器的验证工作具有一定的帮助。     

一种面向H.264 KTA的快速分数运动估计方法

H.264 KTA（key technology area）在提供更高视频编码性能的同时,也大大地增加了视频编码的计算复杂度。其中,1/8像素运动补偿技术和分数点自适应插值滤波技术的采纳使分数点运动估计占用总体编码时间的比例越来越大。提出一种快速分数点运动估计算法。该算法利用分数点残差曲面的单峰特性和整分数运动向量的相关性,优化搜索模板和搜索的起始位置。根据在H.264 KTA上的实验结果显示,新算法在大幅提高计算速度的同时,保持了与全分数点运动估计算法相当的率失真性能。     

基于数据流的视频解码微控制器设计

针对数字视频解码芯片设计中多种视频协议的解析问题,提出一种专用微控制器设计方法。该方法采用面向视频解析的指令集,针对视频解析过程的特点对指令进行特别优化,采用配合该专用微控制器的视频解析模型,较好实现了MPEG1/2、AVS、H.264等视频协议的兼容,保证了解码效率且不会增加芯片面积和功耗。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264中指数哥伦布算法的优化实现研究

指数哥伦布算法是H.264视频压缩标准中熵解码的重要组成部分.深入研究了指数哥伦布解码算法,提出了一种优化实现.该实现利用指数哥伦布码字的特性,给出了一种使用计算代替逐个比特读取的解码方式.根据实验数据,使用这种方法可以比JM(H.264参考实现)中的指数哥伦布解码方法提高20%左右的效率.     

H.264分数像素内插的快速算法

为了克服H.264中内插分数像素运算复杂度大的困难，针对H.264编码的特点，提出了用1-D滤波代替2-D滤波的快速内插分数像素的方法。实验表明，在编码性能损失很小的条件下，可以使得内插分数像素运算的时间复杂度大幅度下降，该算法对于H．264在复杂度受限的平台上的实现具有一定的实用性。     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

一种新的用于H.264/AVC的运动估计VLSI结构

提出了一种新的用于H.264/AVC的分数运动估计VLSI结构.首先改进分数运动估计算法的迭代顺序,将1/2像素精度和1/4像素精度的串行搜索改为同时进行,设计出一种空间上具有更高并行度的VLSI结构;另外该结构不需要输入和输出1/2插值数据,因此减少了存储带宽需求.该结构计算H.264/AVC中一个宏块1/4像素精度的41个运动向量需要1344个时钟周期.在0.18 μm CMOS工艺下作了逻辑综合和仿真,结果表明时钟频率为147MHz时,面积为276k门,能够满足SDTV(1280×720)@30Hz的视频编码需要.相比现有结构,该结构降低了存储访问带宽需求,提高了数据吞吐率.     

基于Trimedia DSP的H.264解码算法优化

H.264是最新的视频编码标准,具有非常优良的编码性能,但它的算法复杂度也很高,很难满足实时应用的需要。论文详细分析了影响H.264解码速度的因素,提出了基于TrimediaDSP平台的优化方案。该方案通过缩减不必要的判断、避免频繁的内存访问、优化内存的分配与使用、合理使用循环展开以及采用DSP专用指令等方法来提高H.264解码算法的运算速度。测试结果表明:优化后的代码运行速度平均提高了8倍,在主频为200MHz的TrimediaDSP上能实时解码CIF格式的H.264基本码流。     

Lossless video coding based on pixel-wise prediction

The state-of-the-art H.264/AVC was designed for lossy video coding in the beginning. Recently, the H.264/AVC FRExt was developed by removing transformation and quantization for lossless coding. In this paper, we propose an efficient intra lossless coding method based on a pixel-wise prediction. The proposed algorithm introduces an additional intra prediction mode that employs the LOCO-I predictor of JPEG LS. We found that the proposed lossless coding algorithm achieved approximately 22.0, 2.6, and 10.7% bit saving in terms of compression ratio, compared to the H.264/AVC FRExt, lossless intra 4:4:4, and Takamura’s lossless coding methods, respectively.     

H.264的几种高质量色彩空间编码方法的分析

从最新的H.264FRExt标准出发,介绍了高质量视频编码中常用的几种色彩空间编码方法,并对其实验结果进行了分析。     

CAVLC解码的一种有效方法

已有的CAVLC解码方法包括二叉树解码方法、全码表解码方法和Hashem ian解码方法等,但是这些解码方法都只关注解码性能的一个方面:解码速度或存储空间,因而无法有效地提高整体性能。针对这一问题提出了一种快速的解码方法。该方法通过自动码表分配技术和码表地址转移技术来提高限定存储空间条件下的解码速度。实验结果表明,使用相同的存储空间,该方法的速度是传统解码方法的1.5倍,更加适用于H.264标准。     

H.264解码中反变换的硬件实现及仿真

新一代视频编码标准H．264为了提高编码效率而采用了一系列新技术,而新技术的使用也极大增加了算法的复杂度。针对目前视频解码时采用软件方法对CPU资源占有率过高的问题,提出了一种用硬件＋微代码的方式实现解码中整数IDCT变换的设计方案。对设计结果,进行了功能和时序的仿真,证明了设计方案的正确性及可行性。在硬件主频大于150MHz时,完全可以对视频进行实时解码。从而提供了一套可供参考的对视频解码算法进行优化及仿真验证的方法。     

H.264中CAVLC解码的高效算法

深入分析了H.264标准中CAVLC编解码方法,在此基础上针对参考实现中的遍历查找算法搜索效率不高的问题,引入了子表法和二叉树-子表混合法两种算法来提高解码效率。子表法是将码表分成若干张子表,再在子表中进行搜索;二叉树-子表法结合子表划分,在子表内部采用基于二叉树的形式解码。实验结果表明,在内存增加不多的情况下,这两种算法比参考实现原有算法的搜索速度分别提高了1.7倍和3倍。     

CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

x264解码器的设计与实现

x264是基于H.264的免费开源的实用性视频编码参考软件,但其设计者没有给出相应的解码器,本文在软件平台上设计并实现了可以用于实时解码的x264解码器,经测试,解码速度可以达到H.264参考软件JM96解码器的6-10倍,满足了x264的实时解码需求.