一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

基于DSP实现的8状态turbo码译码器

国际电信联合会在UMTS/3GPP规范中推荐8状态turbo码作为数据纠错的方案。本文回顾了turbo码的MAX-LOG-MAP译码算法,并分析了输入量化方式对译码性能的影响。在100MHz的定点DSP芯片上实现该算法时,译码速度达到110kbps～300kbps。     

一种简单分组码编、译码器的单片机实现方案

本论文给出了一种简单分组码-(7,4)汉明码编、译码器的单片机实现方案.在硬件实现上验证了(7,4)汉明码的纠一位随机错误能力和交织度为2时的纠两位突发错误的能力.     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

一种新型交织器的设计

在简单介绍两种常用交织器的基础上,给出了随机分组交织器的设计,并进行了计算机仿真。结果表明,此交织器设计简单,占用内存少,性能明显优于分组交织器,而仅次于随机交织器。     

一种新型的turbo码LOG-MAP译码算法

给出了一种新型的turbo码LOC-MAP译码算法，相对于传统的LOG-MAP译码算法，主要有两点创新。其一，对于LOC-MAP算法中的校正函数采用三阶Newton插值函数拟合，相对于分段线性函数拟合，省去了查找表过程和查找表的存储；其二，相对于传统的单滑动窗口技术，采用双滑动窗口技术，对于前向递归和后向递归分别采用滑动窗口技术，同时采用预处理技术，这样显著地提高了译码速度。     

一种新颖的Turbo码MAP译码器

根据Turbo码trellis结束的情况及Turbo码的特征本文提出了一种新的Turbo码MAP译码器。这是基于MAP译码器中两个组成译码器性能的不一致所作改进,从分析和仿真结果我们可以看到该方法的优势。     

一种改进的S-random随机交织器的设计

本文对Turbo码中的关键部件——交织器作了分析，阐明了交织器在Turbo码中的重要作用。同时，混沌理论是非线性科学中的研究热点，对现代科学产生了广泛而深远的影响。本文基于Henon混沌模型和S-random交织器的设计思想提出了一种改进的交织器设计方法，并将其应用于Turbo码中。通过Turbo码的距离谱和联合界对比，本文设计的S-henon交织器在改善Turbo性能上优于S-random交织器。     

一种新的Turbo码交织器的设计

本文分析了交织器在Turbo码中的重要作用,提出了一种新交织器的设计方法,即隔行螺旋交织器.该交织器在螺旋交织器上做了简单的改进,易于实现.计算机仿真结果表明,该交织器可以获得的良好的误比特率性能.     

改进Turbo码译码器硬件实现的方法

简要描述了基于Log-MAP译码算法的MAP译码器结构,介绍了几种改善其硬件实现结构的途径:选择合理的计算顺序和进行适当简化方法;引入了滑动窗方法;给出了通过改变数据存储结构来减小存储器的大小的方法。分析了改进方法对译码性能和实现的影响。     

Turbo译码器的低功耗设计

为了降低Turbo码译码器的功耗,作者介绍了一种利用对迭代次数的优化和关闭闲置状态下的译码器来降低功耗的方案;由于在SISO中,存放分支路径值以及前向路径状态值的储存体在功率的消耗上约占整个Turbo译码器功耗的70%,作者提出自己的方案,通过增加逻辑电路来减小储存体的大小从而降低译码器的功耗.实验结果表明修改后的方案可以降低比传统方案约12%的功耗.可见,在低功耗设计中抓住功率的消耗主体尤为关键.     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

交织器的研究和在Turbo码中的应用

交织器不但在传输性能较差的无线信道中，提高了抗突发错误的能力，而且在Turbo码的设计中起到了重要作用。本文分析了几种交织器的基本原理并对其性能进行了比较，提出了今后交织器研究的重点。     

Turbo码的编译码器及性能分析

介绍Turbo码的编译码器和迭代译码器的结构 ,并分析Turbo的性能     

The Effect of Block Interleaving in an LDPC‐Turbo Concatenated Code

The effect of block interleaving in a low density parity check (LDPC)‐turbo concatenated code is investigated in this letter. Soft decoding can be used in an LDPC code unlike the conventional Reed‐Solomon (RS) code. Thus, an LDPC‐turbo concatenated code can show better performance than the conventional RS‐turbo concatenated code. Furthermore, the performance of an LDPC‐turbo code can be improved by using a block interleaver between the LDPC and turbo code. The average number of iterations in LDPC decoding can also be reduced by a block interleaver.     

基于无冲突多项式交织器的高速并行Turbo解码器

提出了基于高次多项式无冲突交织器的Turbo码并行解码的优化实现方法,解码器采用MAX-Log-MAP算法,完成了从Matlab算法设计验证到RTL设计、FPGA验证,并在LTE无线通信链路中验证.设计的Turbo并行高速解码器半次迭代的效率为6.9 bit/cycle,在最高迭代为5.5次、时钟频率为309MHz下,达到207Mb/s的吞吐率,满足高速无线通信系统的要求,交织和解交织采用存储器映射方法.该设计节约了计算电路和存储量.     

短帧Turbo码交织器的设计

本文给出一种分组交织器与最佳周期交织器相结合对数据进行交织的方案，可应用在短帧Turbo码交织器的设计中。通过对这种交织器的性能进行计算机模拟，本文得出在短帧Turbo码中该交织器的性能优于伪随机交织器和一般的分组交织器的性能。     

Adaptive Channel Estimation Aided Log-Map Turbo Decoder Implementation for DS-CDMA Based Mobile Systems

Practical implementation of convolutional turbo codec is impeded by the difficulty of real-time execution in high transmission rate communication systems due to high computational complexity, iterative block decoding structure, as well as the requirement of accurate on-line channel reliability estimation for maximum-likelihood decoding. Relying on innovative channel estimation techniques involving DS-CDMA specific noise/interference variance estimation and fading channel variation tracking, this paper provides a low-complexity all-digital design of an iterative SISO log-MAP turbo decoder for DS-CDMA based mobile communication systems. The issues of quantization and data flow in both pre-decoder processing module and iterative trellis decoding module are prudently addressed to ensure highly efficient hardware implementation. The efficient design strategies applied confine the decoding complexity while leading to an excellent performance within 0.2 dB of the software decoder.