基于FPGA的矩阵乘法器优化设计

目前FPGA(field programmable gate array)在许多信号处理领域有了越来越多的应用,其中有不少是应用于矩阵的运算与变换。通过使用新一代FPGA中嵌入的DCM(digital clock manager)模块,可以针对矩阵运算的特点,对实现矩阵运算的硬件结构进行优化,从而大幅的降低在FPGA中实现矩阵运算所占用的硬件资源。本文以3×3矩阵乘法器为例对此类优化设计进行了详细介绍。     

参数化的嵌入式乘法器测试技术研究

设计并实现了一种利用内建自测试（built-in self-test ,BIST ）技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用V HDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST 测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。     

基于近似Booth4编码的新型低功耗乘法器

随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术和乘法系数优化的方法,提升传统Booth4乘法器的运算速率,降低乘法器的功耗。与传统Booth4乘法器相比,该新型Booth4乘法器的功耗和延时分别降低了169%和229%。为了验证新型Booth4乘法器的实用性,利用其对图像Lena和Gameraman进行图像滤波处理,结果显示图像质量参数为优。     

基于FPGA的激光目标指示器PCM编码的实现

激光PCM编码,能够有效地提高目标识别、定位的准确度,降低了目标识别的的错误率.详细介绍了激光PCM编码的用途、原理和实现方法.在电路设计上采用单片FPGA实现PCM编码功能,大幅减小电路的尺寸,通过采用恒温晶振保证了脉冲频率在不同温度环境条件下的稳定.给出了在FPGA上实现2-15位PCM编码的VerilogHDL语言程序实例.目前,该电路已在激光目标指示器中得到成功应用.     

自适应纵向时间编码采集的FPGA实现

为了实现不同格式纵向时间码（LTC）的时间信号的提取,提出了一种基于FPGA的自适应方法.根据纵向时间码的格式以及频率,计算出时间码波形中电平0或者1的典型宽度,经过比较电路将波形转换为相对应的0、1信号.时间提取电路将转换后的编码中的时间信号提取出来,以串行通信的数据格式压缩,发送给上位机,以便准确的控制视频信号.最后通过Max＋ plusⅡ对提出的模型进行仿真,结果显示本文的方法可以准确的实现纵向时间编码的采集和解码.     

8位RISC结构单片机乘法器

文中介绍8位RISC结构单片机中乘法器的设计方法,分析移位相加、加法器树、BOOTH编码—移位相加等多种乘法器的工作原理,并用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明,根据该8位RISC结构单片机特点设计的BOOTH编码—移位相加乘法器较之其它类型乘法器速度提高很多,而面积仅比最小的移位相加乘法器增加不到18％,从速度和面积两方面综合考虑,是较好的设计方案。     

石油测井中纠错编码的设计及其FPGA实现

针对石油测井中可靠性的要求,本文提出了一种纠错编码的设计方案。该设计采用基于乘积码的编码方案,外码和内码采用的都是BCH码。并详细介绍了用FPGA实现该编码方案的方法,包括BCH码的编译码和交织编码。     

基于OTA模拟乘法器电路

文中从理论及实验两方面研究基于OTA(运算跨导放大器)的模拟乘法器的电路实现。该电路具有沮度稳定性好、电控性好、输入范围宽的优点。在通信等领域里有着很好应用。     

基于FPGA的雷达天线方位角信号的模拟系统

为满足天线离线状态下的雷达测试需求,设计开发一种基于 FPGA 的雷达天线方位角信号的模拟系统。雷达天线方位角信号的模拟对雷达信号处理机性能的测试显得尤为重要,设计以伺服控制输出的 PWM信号、电机转动方向控制信号和制动信号作为输入参数,计算出雷达天线的方位角位置,并转换为光电编码传感器的脉冲信号输出给雷达信号处理机。该模拟系统具有输入输出信号属性与雷达天线单元一致、易实现等优点,并已应用于某型雷达测试系统,实践证明效果良好。     

Design and FPGA implementation of multiplierless comb filter

T he main objective of this paper is to design and implement minimum multiplier, low latency structures of a comb filter. Multipliers are the most area and power consuming elements; therefore, it is desirable to realize a filter with minimum number of multipliers. In this paper, design of comb filters based on lattice wave digital filters (LWDF) structure is proposed to minimize the number of multipliers. The fundamental processing unit employed in LWDF requires only one multiplier. These lattice wave digital comb filters (LWDCFs) are realized using Richards' and transformed first‐order and second‐order all‐pass sections. The resulting structural realizations of LWDCFs exhibit properties such as low coefficient sensitivity, high dynamic range, high overflow level, and low round‐off noise. Multiplier coefficients of the proposed structures are implemented with canonic signed digit code (CSDC) technique using shift and add operations leading to multiplierless implementation. This contributes in reduction of number of addition levels which reduces the latency of the critical loop. A field programmable gate array (FPGA) platform is used for evaluation and testing of the proposed LWDCFs to acquire advantages of the parallelism, low cost, and low power consumption. The implementation of the proposed LWDCFs is accomplished on Xilinx Spartan‐6 and Virtex‐6 FPGA devices. By means of examples, it is shown that the implementations of the proposed LWDCFs attain high maximum sampling frequency, reduced hardware, and low power dissipation compared with the existing comb filter structures. Copyright © 2017 John Wiley & Sons, Ltd.     

基于FPGA的反走样直线生成算法研究

光栅显示器绘制理想直线时需要进行反走样处理,传统直线反走样算法中往往包含大量的乘除法,直接移植到FPGA平台中,会产生很大的资源开销和时间开销.利用FPGA的流水并行特点,提出的基于FPGA的反走样直线生成算法,可对直线起点的像素灰度进行精确分配,并修正因FPGA计算精度有限引起的累积误差,在有效降低FPGA的资源和时间开销的同时,获得了良好的视觉效果.     

FPGA在基带信号处理中的应用

本文以小型化和模块化设计为指导思想,设计了一种基于FPGA的基带信号处理系统。该系统的突出优点是体积小、可靠性高、可扩展性强。在保持系统功能和性能的前提下简化了传统基带信号处理系统,可广泛应用于扩频通信系统。     

基于FPGA的智能脱扣器设计

介绍了一种基于现场可编程门阵列的智能脱扣器,阐述了其硬件系统的原理和具体设计电路,并对软件设计要点进行了介绍.该脱扣器通过采集电流信号,完成断路器基本三段电流保护功能和可选的接地保护功能,同时,还具有包括测量、显示、记忆、预报警、自检、通信、ZSI和状态在线监测等附加功能.     

基于DSP+FPGA技术的实时视频采集系统的设计

本文介绍了一种基于高速数字信号处理器TMS320DM642和FPGA的图像采集系统,阐述了该系统的硬件组成、工作原理,并详细描述了视频编码单元、图像处理单元和视频输出单元等的构成和设计方法,分析了系统设计时的各个关键技术环节.本系统有3个突出的优点:一是实时性,硬件电路器件的执行速度以及适合硬件的软件系统都保证了系统实时性的实现:二是小型化、集成度高,这个系统功能由一块PCB板实现:三是系统硬件平台的通用型,可以通过软件编程实现各种不同的图像处理功能.     

基于FPGA的数字温度计设计

为了采用FPGA技术开发出低成本的温度测量系统,通过分析数字温度传感器DS18B20的单总线通信协议,严格按照传感器的通信时序要求,使用有限状态机（FSM）设计出了DS18B20的单总线通信控制器（IP核）。并以此单总线控制器为核心在EP2C8Q208C8 FPGA开发板上开发出了完整的温度测量与显示系统,最终的测试结果表明,所设计的单总线控制器不但能够稳定驱动DS18B20进行温度参数的测量,而且在FPGA片上构建的测温系统硬件实现代价低至了410个逻辑单元、完成一次温度测量的用时也只有754.7 ms。     

基于FPGA的无刷力矩电机伺服控制系统研究

设计了基于FPGA平台无刷力矩电机的导弹用电动舵机控制系统方案。试验和应用证明该系统具有体积小、无需减速机构、响应速度快、输出转矩大、控制精度高等特点,适合制导炸弹用舵系统控制。     

基于FPGA实现的变PI参数全数字锁相环

提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的全数字锁相环进行了理论分析,并通过Quartus II软件仿真和现场可编程门阵列(FPGA)的硬件实验对该锁相环的性能进行了验证。实验表明,该数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的场合,如新能源并网控制、脉宽调制整流器(PWM)。     

A high‐speed RSD‐based flexible ECC processor for arbitrary curves over general prime field

This workpresents a novel high‐speed redundant‐signed‐digit (RSD)‐based elliptic curve cryptographic (ECC) processor for arbitrary curves over a general prime field. The proposed ECC processor works for any value of the prime number and curve parameters. It is based on a new high speed Montgomery multiplier architecture which uses different parallel computation techniques at both circuit level and architectural level. At the circuit level, RSD and carry save techniques are adopted while pre‐computation logic is incorporated at the architectural level. As a result of these optimization strategies, the proposed Montgomery multiplier offers a significant reduction in computation time over the state‐of‐the‐art. At the system level, to further enhance the overall performance of the proposed ECC processor, Montgomery ladder algorithm with (X,Y)‐only common Z coordinate (co‐Z) arithmetic is adopted. The proposed ECC processor is synthesized and implemented on different Xilinx Virtex (V) FPGA families for field sizes of 256 to 521 bits. On V‐6 platform, it computes a single 256 to 521 bits scalar point multiplication operation in 0.65 to 2.6 ms which is up to 9 times speed‐up over the state‐of‐the‐art.     

基于FPGA的改进型全数字锁相环的设计

针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件(FPGA)实现改进型全数字锁相环的片上系统设计。最后通过仿真和实验证明,对于不同频率的跟踪信号,当起始相位误差约为最大值180°时经过10~11个输入信号周期系统就可以快速而准确的锁定。而当负载电流降至很小的值时改进锁相环的采样保持电路能够保证逆变器工作在谐振频率点附近,从而避免失锁。