32位快速乘法器设计

本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超前进位加法器来进一步提高乘法器的运算速度。整个设计采用4级流水线结构,在FPGA上进行了验证,并成功地应用于时/频联合均衡器工作中。     

有限域乘法算法的分析和比较

在椭圆曲线密码系统的实现过程中,不可避免的要进行有限域上的乘法运算,它是有限域的关键运算之一,目前实现算法基本有4种:比特串行乘法器、并行乘法器、混合乘法器、KOA多项式乘法。本文通过分析和比较4种算法的优缺点,找出最适合椭圆曲线密码系统的模乘运算,最大限度提高ECC密码体制硬件实现的性能。     

基于近似Booth4编码的新型低功耗乘法器

随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术和乘法系数优化的方法,提升传统Booth4乘法器的运算速率,降低乘法器的功耗。与传统Booth4乘法器相比,该新型Booth4乘法器的功耗和延时分别降低了169%和229%。为了验证新型Booth4乘法器的实用性,利用其对图像Lena和Gameraman进行图像滤波处理,结果显示图像质量参数为优。     

快速离散傅里叶变换算法研究与FPGA实现

提出了适合于OFDM的离散傅里叶变换的快速硬件实现算法,并对算法进行了FPGA实现。采用并行处理结构,有效的提高了计算速度,整个系统处理时间达到2.6μs。为了减少乘法器资源,进行了简化运算,对于每一点输入数据,由4N次乘法运算减少到N/2次乘法运算。因此,此算法实现时间很短,没有延时,降低了资源消耗,硬件实现简单。     

基于FPGA的矩阵乘法器优化设计

目前FPGA(field programmable gate array)在许多信号处理领域有了越来越多的应用,其中有不少是应用于矩阵的运算与变换。通过使用新一代FPGA中嵌入的DCM(digital clock manager)模块,可以针对矩阵运算的特点,对实现矩阵运算的硬件结构进行优化,从而大幅的降低在FPGA中实现矩阵运算所占用的硬件资源。本文以3×3矩阵乘法器为例对此类优化设计进行了详细介绍。     

时间分割式模拟乘法器

本文提出的模拟乘法器,基于时间分割法的原理,可以完成四象限模拟量的乘法运算。文中分析了这种乘法器的工作原理,各主要元件对运算误差的影响,以及它的动态响应。由于采用了高增益,低漂移,高输入阻抗的FC52型线性集成电路、串联式晶体管模拟开关、硅晶体管元件等,便使得本乘法器的运算精度在常温下达到±0.2%,在0～40℃温度范围内达到±0.5%,在-20～ 55℃温度范围内能可靠工作,动态响应的等效时间常数为10毫秒。文章还讨论了运用乘法器完成除法运算的接线方式。     

Burg频谱估计算法的硬件加速方法研究

基于Burg算法的现代谱估计相对于基于FFT算法的经典谱估计,具有更好的实时性和频率分辨率。然而Burg算法中需要的大量迭代运算,降低了实时系统的性能。为进一步提高频谱估计的速度,提出一种Burg算法的硬件加速方法。该方法以高性能FPGA为平台,遵循并行计算的思想,根据Burg算法的特点,巧妙的利用FPGA内部的DSP资源和RAM处理数学运算与存储器管理两大核心问题。通过在速度和面积上的折中优化系统性能。实验结果表明,该加速方法能较为准确的估计出脉冲编码雷达中目标物体的多普勒频偏。通过进行比较发现,该方法提高了系统的运算速度和性能。     

一种改进型FIR滤波器设计与研究

FIR滤波器作为数字信号处理系统的基本模块,其性能的高低直接影响到数字信号处理系统实时处理信息的能力.本文根据FPGA的结构特点,介绍了一种改进型的FIR结构及乘法运算的分解算法.利用VHDL语言程序设计和QUARTUSII编译仿真,验证了所提算法实现的4、6、12阶FIR滤波器的运算速度分别提高169.5%、345.6%、616.8%.对FPGA资源的占用分别下降了16.7%、14.5%、13.7%.     

基于CORDIC算法的谐波实时谱分析仪的FPGA设计与实现

谐波污染对电力系统造成很大的危害,及时准确地检测出谐波成分、幅值和相位等因素是治理和消除谐波污染的前提.本文论述了一种利用CORDIC算法在FPGA上实现谐波实时谱分析仪的方法.基于FPGA硬件逻辑实现了具有高速数据处理能力的FFT运算处理器,采用CORDIC算法实现了复乘运算和求模运算,与使用乘法器相比降低了系统的资...     

多分辨率非整数倍图象缩放的硬件快速算法

本文针适时对图象处理中,多种分辨率格式的图象变换时,对非整数倍图象缩放的处理,提出了一种硬件快速流水线算法,将双线性插值运算中的除法运算变成乘法运算,将浮点小数运算变成整数定点运算,该算法消除了运算过程中的除法运算,解决了硬件实现快速数学运算的难题.这一算法用于把多种TTL和LVDS数字图像信号变换为适合LCD屏幕的一种信号,通过仿真和在FPGA器件上验证,具有时间短,占用FPGA硬件资源少的特点,效果显著.     

基于FPGA的永磁同步电机电流环带宽拓展的比较研究

分析了电流环的数学模型,导出了电流环闭环传递函数,得出带宽的大小与系统延时的大小成反比。传统基于数字信号处理器的PMSM电流环的延时比较大,转速变化越大,带宽的影响越明显,而采用现场可编程门阵列FPGA控制的PMSM,可以将电流环的延时缩小一倍,进而改善速度环的响应能力并试验验证理论分析。     

基于DSP+FPGA技术的实时视频采集系统的设计

本文介绍了一种基于高速数字信号处理器TMS320DM642和FPGA的图像采集系统,阐述了该系统的硬件组成、工作原理,并详细描述了视频编码单元、图像处理单元和视频输出单元等的构成和设计方法,分析了系统设计时的各个关键技术环节.本系统有3个突出的优点:一是实时性,硬件电路器件的执行速度以及适合硬件的软件系统都保证了系统实时性的实现:二是小型化、集成度高,这个系统功能由一块PCB板实现:三是系统硬件平台的通用型,可以通过软件编程实现各种不同的图像处理功能.     

采用DSP的多电机同步控制系统

在分析交流伺服系统特点的基础上,设计了一种基于单DSP结构的多交流伺服电机同步控制系统。该系统以DSP作为控制、运算核心,外扩则采用4块计数器HCTL_2021构成的解码计数电路,通过相应的控制算法,实现了1块DSP对4台电机的转速和位置的同步控制。该系统较之多DSP控制系统和DSP+FPGA/CPLD控制系统,其突出优点在于结构简单、实时性较好、开发周期大大缩短。     

基于FPGA的数字PI超声波电动机速度控制系统

针对超声波电动机速度蠕动,提出一种基于FPGA的数字PI的速度控制方案.该方案对超声波电动机输出的光电编码器方波信号进行高频插值细分,作为速度的反馈信号,通过PI运算,将其结果进行D/A转换,控制直流电压的输出,并把此直流电压作为超声波电动机驱动器的调速控制电压,构成超声波电动机速度闭环系统,从而有效解决了超声波电动机转速蠕动的问题.     

基于FPGA与ARM的智能合并单元设计

针对智能变电站信息数字化、功能集成化、结构紧凑化的要求,分析了IEC 60044-8、IEC 61850-9-1/2标准对合并单元的定义,在此基础上设计了一种基于现场可编程门阵列(field-programmable gate array,FPGA)与高级RISC微处理器(advanced RISC machines,ARM)的智能合并单元。辅处理器FPGA负责多路数据的同步接收,并集成逻辑判别机制软件实现母线的并列运行和切换;主处理器ARM负责FPGA的实时控制并将采样值按IEC 61850-9-2标准通过以太网发送,采用预配置采样值控制块实现采样值传输模型的灵活定义,避免了制造报文规范(manufacturing message specification,MMS)映射的实现困难。试验结果表明了设计方法的可行性和正确性。     

基于FPGA的高速计数器设计

为了提高工业控制器中高速计数器的计数频率和扩展计数模式,介绍一种利用FPGA,通过VHDL语言设计的高速计数器,有15种工作模式,计数频率可达100kHz以上。同时介绍了高速计数器的设计原理,提供了高速计数器与微处理器的接口实例。     

基于FPGA的GHz宽带中频数字采集系统的设计

针对大带宽复杂电磁信号的测试分析,介绍了一种基于FPGA的GHz带宽中频数字采集系统的设计,论述了系统的硬件总体设计和信号处理算法设计方案。采集系统ADC以1.6GHz采样率对中频信号进行采样,然后通过FPGA进行数字信号处理,通过对传统多相滤波算法的改进,设计了FPGA的高速大带宽信号的数字滤波方案,并采用多路并行处理的方法设计了高速数字正交混频算法,实现了最大为640 MHz的分析带宽和带内多路信号分析的功能。     

A high‐speed RSD‐based flexible ECC processor for arbitrary curves over general prime field

This workpresents a novel high‐speed redundant‐signed‐digit (RSD)‐based elliptic curve cryptographic (ECC) processor for arbitrary curves over a general prime field. The proposed ECC processor works for any value of the prime number and curve parameters. It is based on a new high speed Montgomery multiplier architecture which uses different parallel computation techniques at both circuit level and architectural level. At the circuit level, RSD and carry save techniques are adopted while pre‐computation logic is incorporated at the architectural level. As a result of these optimization strategies, the proposed Montgomery multiplier offers a significant reduction in computation time over the state‐of‐the‐art. At the system level, to further enhance the overall performance of the proposed ECC processor, Montgomery ladder algorithm with (X,Y)‐only common Z coordinate (co‐Z) arithmetic is adopted. The proposed ECC processor is synthesized and implemented on different Xilinx Virtex (V) FPGA families for field sizes of 256 to 521 bits. On V‐6 platform, it computes a single 256 to 521 bits scalar point multiplication operation in 0.65 to 2.6 ms which is up to 9 times speed‐up over the state‐of‐the‐art.     

基于FPGA的整数三维DCT变换的实现

图像去噪作为数字图像处理领域的一个基础问题,对很多图像处理的算法研究具有重要作用.随着图像的数据量越来越大,对于图像处理的速率要求越来越高.FPGA具有吞吐量大、处理速度快、适合做并行运算的特点,可以使用FPGA实现图像去噪.基于相似块搜索的数字图像去噪算法的核心是三维DCT变换,HEVC中的整数DCT变换算法有助于减少计算复杂度,更适合FPGA的设计要求,进一步提高DCT变换速度.提出了一种基于FPGA的整数三维DCT变换实现方法,使得三维DCT变换速度显著提高.