降低数字集成电路测试功耗的向量排序方法

研究了数字集成电路测试过程中的功耗问题,提出一种新的测试向量重排序方法,有效地减小了测试过程中电路状态的翻转次数.该方法根据电路结构和测试集的特征计算输入的影响度系数,定义加权海明距离,在不影响故障覆盖率的前提下,有效地降低了测试功耗.实验结果显示,经过该方法重排序后的测试集在测试过程中功耗平均降低48.07％,明显优于海明距离法.     

用遗传算法实现CMOS时序电路最大功耗估计

最大功耗分析对于设计高可靠性的VLSI芯片是非常重要的。实际中,总是在有限的计算时间内获取一个近似最大功耗。文中用遗传算法来选择具有高功耗的输入及内部状态模型,对电路进行仿真,实现时序电路的最大功耗估算;同时,实现了基于统计的逻辑模拟最大功耗估计方法。基于ISCAS89基准时序电路的仿真表明,新方法在大规模门数时具有明显的优势,估算精度较高。而且新方法的计算时间基本上是电路逻辑门的线性关系。     

考虑测试功耗的扫描链划分新方法

提出考虑测试功耗的扫描链划分新方法.首先为基于扫描设计电路的峰值测试功耗和平均功耗建模,得出测试功耗主要由内部节点的翻转引起的结论,因此考虑多条扫描链情况,从输入测试集中寻找相容测试单元,利用扫描单元的兼容性,并考虑布局信息,将其分配到不同的扫描链中共享测试输入向量,多扫描链的划分应用图论方法.在ISCAS89平台上的实验结果表明,有效降低了峰值测试功耗和平均测试功耗.     

CMOSVLSI电路最大功耗估计

最大功耗分析对于设计高可靠性的VLSI芯片是非常重要的.由于电路功耗强依赖于其输入模式,对有大量管脚的CMOS组合或时序电路,不能采用穷举搜索.本文用遗传算法来选择具有高功耗的输入及内部状态模型,在逻辑仿真基础上实现CMOS电路的最大功耗估算.同时用逻辑仿真的统计方法来衡量获得最大功耗的质量.基于ISCAS85和ISCAS89基准电路的仿真表明,新方法在大规模门数时具有明显的优势,估算精度较高.而且新方法的计算时间基本上是电路逻辑门的线性关系.     

基于测试向量中不确定位的漏电流优化技术

众所周知,CMOS电路测试时由漏电流引起的漏电流功耗在测试功耗中处于重要地位.降低测试时的漏电流对于延长需要周期性自测试的便携式系统电池寿命、提高测试的可靠性和降低测试成本都至关重要.文章首先分析了漏电流的组成,和与之相关的晶体管的堆栈效应.然后,我们提出了一种基于测试向量中不确定位(X位)、使用遗传算法优化集成电路测试时漏电流的方法.实验结果证明在组合电路和时序电路测试中该方法能够在不影响故障覆盖率的条件下,有效优化测试时电路的漏电流.     

基于循环向量协同优化电路的NBTI效应和泄漏功耗

当晶体管的特征尺寸减小到45 nm时,电路的可靠性已经成为影响系统设计一个关键性因素。负偏压温度不稳定性(NBTI)和泄露功耗引起的电路可靠性现象的主要原因,导致关键门的老化加重,关键路径延迟增加,最终使得芯片失效,影响系统的正常工作。为了缓解NBTI效应和泄露功耗对电路可靠性的影响,延长电路的使用寿命,文中提出了循环向量方法进行协同优化。在ISCAS85基准电路,利用本方法协同优化实验,NBTI效应平均延迟相对改善了10%,泄漏功耗平均降低了15%,证明了循环向量方法的可行性。     

CMOS时序逻辑电路功耗估计的一种新方法

MOS时序逻辑电路由于存在时序反馈环，使功耗分析变得相当复杂。文章提出了一种采用电路化简加速功耗估计的方法。对ISCAS’89和ISCAS’93基本测试电路的实验结果表明，此方法具有较好的计算精度和较短的计算时间。     

一种快速的组合电路RTL功耗估算器

提出了一种快速分析组合 RTL 模块功耗的方法 ,经过建立模块功耗库 ,可快速计算出任意输入向量驱动的电路功耗 .该方法使用泰勒一阶近似的公式模型 ,并在建库过程中采用 Monte- Carlo模拟方法 .ISCAS85 bench-mark电路模拟的结果显示 ,该方法的误差可以在 5 %以内     

一种快速的组合电路RTL功耗估算器

提出了一种快速分析组合RTL模块功耗的方法,经过建立模块功耗库,可快速计算出任意输入向量驱动的电路功耗.该方法使用泰勒一阶近似的公式模型,并在建库过程中采用Monte-Carlo模拟方法.ISCAS85 benchmark电路模拟的结果显示,该方法的误差可以在5%以内.     

结合预确定距离的BIST测试矢量优化

在分析和介绍了海明距离与笛卡尔距离的基础上,通过改进细胞自动机生成的测试矢量间的链接性,提出了结合预确定距离的测试矢量优化方法.该方法通过设计最大海明距离和笛卡尔距离构造预确定距离序列,并利用遗传算法的全局寻优得到最佳预确定测试序列.通过ISCSA’85实验结果表明,该方法生成的预确定测试矢量比LFSR-CA结构的测试方法有更高的故障覆盖率和测试效率,在检测难测故障中效果更明显.     

在基于LFSR重播种的压缩环境下同时降低测试数据量和测试功耗

集成电路测试中过高的测试功耗和日益增长的测试数据量是半导体工业面临的两大问题。本文提出了一种在基于线性反馈移位寄存器重播种的压缩环境下基于扫描块的测试向量编码方案。同时,本文也介绍了一种新颖的扫描块重聚类算法。本文的主要贡献是给出了一种灵活的测试应用框架,它能够极大地减少扫描移位期间的跳变个数和经由LFSR重播种生成的确定位的数目。因此,文中方案能够极大地降低测试功耗和测试数据量。在ISCAS’89基准电路上使用Mintest测试集进行的实验表明,本文方法能够减少72%-94%的跳变,并且能获得高达74%-94%的测试压缩率。     

基于低功耗的BIST测试生成结构优化设计

针对内建自测试(Built-In Self-Test,BIST)技术的伪随机测试生成具有测试时间过长,测试功耗过高的缺点,严重影响测试效率等问题,提出一种低功耗测试生成方案,该方案是基于线性反馈移位寄存器(LFSR)设计的一种低功耗测试序列生成结构--LP-TPG(Low Power Test Pattern Generator),由于CMOS电路的测试功耗主要由电路节点的翻转引起,所以对LFSR结构进行改进,在相邻向量间插入向量,这样在保证原序列随机特性的情况下,减少被测电路输入端的跳变,以ISCAS'8585基准电路作为验证对象,组合电路并发故障仿真工具fsim,可得到平均功耗和峰值功耗的降低,从而达到降低功耗的效果.验证结果表明,该设计在保证故障覆盖率的同时,有效地降低了测试功耗,缩短了测试序列的长度,具有一定的实用性.     

确定性测试矢量生成的低功耗设计

在组合电路内建自测试过程中,为了保证在获得较高故障覆盖率的条件下,减少测试功耗,提出了一种确定性低功耗测试矢量的生成结构,该结构利用可配置反馈网络的LFSR作为确定性矢量生成器,并结合单翻转矢量插入逻辑的时钟复用原理,使确定性测试矢量间插入了单一跳变的测试矢量。通过对组合电路集ISCAS’85的实验,表明该设计不仅提高了故障覆盖率,缩短了测试时间,而且能有效降低电路的总功耗、平均功耗和峰值功耗。     

SOC测试数据的编码压缩技术

文章介绍了一种基于测试向量集的压缩／解压缩方法，目的在于弥补SOC测试中,测试设备存储容量不足的问题，分析了三种不同的编码方案，并从压缩率和解码电路的规模对它们作了比较，得出了使用Golomb编码来进行测试向量压缩／解压缩是简单而又行之有效的方法的结论。文章还给出了一个有效的最小海明距离排序算法，大大的提高了测试数据的压缩率。     

基于重定时的高性能控制电路间接测试生成方法

对性能驱动控制逻辑进行测试生成难度较大,通常要加入可测性结构,但会影响原电路优化性能并增加生产成本.本文以重定时理论为基础,提出了对高性能时序电路进行间接测试生成的方法,这种方法在不影响原电路任何优化特性的前提下,可显著降低测试生成时间,提高测试生成质量.在ISCAS’89部分基准电路进行实验,结果证明了其有效性.     

一种降低电路泄漏功耗的多阈值电压方法

目前,多阈值电压方法是缓解电路泄漏功耗的有效手段之一。但是,该方法会加重负偏置温度不稳定性(NBTI)效应,导致老化效应加剧,引起时序违规。通过找到电路的潜在关键路径集合,运用协同优化算法,将关键路径集合上的门替换为低阈值电压类型,实现了一种考虑功耗约束的多阈值电压方法。基于45 nm工艺模型及ISCAS85基准电路的仿真结果表明,在一定功耗约束下,该方法的时延改善率最高可达12.97%,明显优于常规多阈值电压方法。电路的规模越大,抗泄漏功耗的效果越好。     

面向功耗优化的伪随机测试矢量生成

随着集成电路设计复杂度和工艺复杂度的提高，集成电路的测试面临越来越多的挑战，内建自测试作为一种新的可测性设计方法，能显著提高电路中随机逻辑的可测性，解决一系列测试难题，但它同时也引起了测试功耗问题，本文提出了一种面向功耗优化的伪随机测试向量生成方法，在保证故障覆盖率的条件下，大大降低了测试功耗。     

基于用户体验的智能手机功耗测试研究

智能手机功能的大幅扩展,增加了用户使用智能手机的时间,加剧了智能手机功耗对用户体验的影响,合理的功耗测试方案有助于准确评估智能手机功耗,改善用户体验。在全面考虑智能手机功耗影响因素与用户行为的基础上,本文提出了基于用户体验的智能手机功耗测试方案,并介绍了相关测试方法。     

集成电路低峰值功耗研究

随着手持设备的兴起和芯片对晶片测试越来越高的要求。内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析。并提出了折叠种子优化降低节点峰值功耗模型，通过调整种子结构和测。试向量的相关性的办法来避免过高的SoC测试峰值功耗，采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用，使得测试时测试向量的输入跳变显著降低．从而大幅度降低节点的峰值功耗。实验结果表明。该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

一种低功耗双重测试数据压缩方案

随着集成电路制造工艺的发展,VLSI（Very Large Scale Integrated）电路测试面临着测试数据量大和测试功耗过高的问题.对此,本文提出一种基于多级压缩的低功耗测试数据压缩方案.该方案先利用输入精简技术对原测试集进行预处理,以减少测试集中的确定位数量,之后再进行第一级压缩,即对测试向量按多扫描划分为子向量并进行相容压缩,压缩后的测试向量可用更短的码字表示;接着再对测试数据进行低功耗填充,先进行捕获功耗填充,使其达到安全阈值以内,然后再对剩余的无关位进行移位功耗填充;最后对填充后的测试数据进行第二级压缩,即改进游程编码压缩.对ISCAS89基准电路的实验结果表明,本文方案能取得比golomb码、FDR码、EFDR码、9C码、BM码等更高的压缩率,同时还能协同优化测试时的捕获功耗和移位功耗.