折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现.系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响.设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB.电路采用标准0.18μm CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2.     

1.4伏25毫瓦600兆赫兹采样频率6位0.13微米CMOS折叠内插模数转换器

本文介绍了一个6位600兆采样频率折叠内插模数转换器。该模数转换器采用了级联折叠放大器和输入改进型有源内插放大器。测试结果显示,工作在500兆赫兹采样频率时,输入信号频率10兆赫兹,模数转换器的有效位数和无杂散动态范围分别是5.55位和47.84分贝;输入信号200兆赫兹,模数转换器的ENOB和SFDR分别是4.3位和35.65分贝。工作在600兆赫兹采样频率时,输入信号频率1兆赫兹,模数转换器的有效位数和无杂散动态范围分别是5.48位和43.52分贝;输入信号30.1兆赫兹,模数转换器的ENOB和SFDR分别是4.66位和39.56分贝。该模数转换器工作电压1.4伏,总功耗25毫瓦,采用0.13微米CMOS工艺实现,面积0.17平方毫米。     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm 3.3V标准数字工艺实现.     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm3.3V标准数字工艺实现     

一种折叠内插式高速模数转换器的设计

描述了一种8bit,125MS/s采样率的折叠内插式ADC采用折叠内插结构设计。系统采用全并行结构的粗量化器实现高3位的量化编码,细量化部分采用折叠内插结构实现低5位的量化编码。电路设计中涉及分布式采样保持电路、折叠内插电路并在文章最后提出一种粗量化修正电路设计。通过HSPICE仿真测试,在采样频率为125MHz下对100M以内的输入频率测试,ADC信噪比达到40.0dB以上,功耗仅为170mW。     

单通道8bit1.4GS/s折叠内插ADC

基于0.18 μm CMOS工艺设计并实现了一种8 bit 1.4 GS/s ADC.芯片采用多级级联折叠内插结构降低集成度,片内实现了电阻失调平均和数字辅助失调校准.测试结果表明,ADC在1.4GHz采样率下,有效位达6.4bit,功耗小于480 mW.文章所提的综合校准方法能够有效提高ADC的静态和动态性能,显示出...     

折叠内插A/D转换器中分布式T/H电路的建模分析

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结论可用来估计折叠内插A/D转换器中的失真,作为设计参考。     

一种0.18微米CMOS工艺下超高速宽带折叠内插ADC的数字校正技术

本文呈现了一种0.18微米CMOS工艺下超高速宽带折叠内插ADC的数字校正技术。对ADC的高3位Flash转换器和低5位折叠内插ADC执行了类似的数字校正。电路的Spice仿真和芯片测试结果显示,对于高频宽带模拟信号输入,当禁用校正电路时,该ADC地 ENOB只能达到5.9位,启用校正,ENOB可以获得7.2位。     

折叠内插式模/数转换器误差补偿技术研究

分析了高速折叠内插式ADC结构和各种影响ADC性能的因素，基于自动调零技术原理，在前置放大器与折叠放大器之间引入差分对，实现放大器失调电压的补偿。基于补偿技术，实现了8位补偿的折叠内插式ADC，采用Star-Sim对8位补偿ADC进行仿真，仿真结果与典型的8位ADC进行比较，证明了自动调零补偿技术能明显改善折叠内插式ADC的线性误差，也可适合应用于其它高速ADC的误差补偿。     

一种NMOS型折叠和内插电路及其SPICE分析

将折叠和内插技术应用于高速Ａ／Ｄ转换器中，以３μｍ器件参数，５Ｖ工作电压，分析了一种ＮＭＯＳ型折叠和内插电路在全温区范围的功能，以及ＮＭＯＳ管衬度偏置效应和误差的影响，结果表明，在通常的工艺条件下，折叠电路可处理２．４Ｖ１ＭＨｚ的满幅输入信号，数字采样速度大于１ＭＳ／ｓ包含第一级内插电阻的折叠电路功耗为１４ｍＷ。     

An 8-bit 200-MSample/s Folding and Interpolating ADC in 0.25 mm2

This article is presented to describe an area-efficient CMOS folding and interpolating analog-to-digital converter (ADC) for embedded application, which is fully compatible with standard digital CMOS technology. A modified MOS-transistor-only folding block contributes to a small chip area. At the input stage, offset averaging reduces the input capacitance and the distributed track-and-hold circuits are proposed to improve signal-to-noise-plus-distortion ratio (SNDR). An INL/DNL of 0.77 LSB/0.6 LSB was measured. An SNDR figure of 43.7 dB is achieved at 4 MHz input frequencies when operated at full speed of 200 MHz. The chip is realized in a standard digital 0.18 μm CMOS technology and consumes a total power of 181 mW from 3.3 V power supply. The active area is 0.25 mm².     

嵌入式折叠内插式CMOS模/数转换器设计

基于折叠内插式 ADC结构 ,采用分段式结构、两级折叠、主动内插技术和非线性误差补偿技术 ,采用TSMC0 .35 μm CMOS工艺设计实现了 8位 40 MS/s ADC。基于 BSIM3V3模型 ,采用 Cadence Spectre仿真器对 8位折叠内插式 ADC进行了系统仿真 ,采用 MPW计划对 ADC进行了流片验证 ,仿真和测试结果表明该ADC具有较低的非线性误差和良好的频域特性 ,证明了误差补偿技术的有效性。该 ADC的有效面积为 0 .6mm2 ,适合嵌入式应用。     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

一种CMOS折叠结构ADC中的失调抵消技术

CMOS折叠预放电路的失调是限制CMOS折叠结构A/ D转换器实现高分辨率应用的主要原因之一.文中提出差分对的动态匹配技术改善了折叠预放电路的失调,从而为研制CMOS工艺中的高分辨率折叠结构A/ D转换器提供了一种可行方案,并给出了MATL AB和电路仿真的实验结果.